EDA复习题(含答案).docx

1 .可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？目前最常用的两种器件是什么？其结构特征如何？答：按可编程逻辑器件的发展，有简单P1D器件（包括P1A、PA1、GA1、CP1D、FPGA等）和狂杂P1D器件两大类。目前最常用的两种复杂P1D器件是CP1D和FPGAoCP1D即复杂可编程逻辑器件，其结构是基于ROM的乘积项的可编程结构，而FPGA是现场可编程门阵列器件，其结构基于可编程的查找表。2 .简述FPGA等可编程逻辑器件设计流程答：FPGA等可编程逻辑器件的设计流程即现代EDA设计的流程，主要包括设计输入、逻辑与结构综合、时序与功能仿真、编程下载、硬件测试等步骤0（或绘流程图说明）3.一个设计实体由哪几个基本部分组成？它们的作用如何？答：（1）库与程序包部分：使实体所用资源可见；（2）实体部分：设计实体的外部特征描述；（3）结构体部分：设计实体的内部电路结构或功能描述。4 .进程语句是如何启动的？答：进程由敏感信号列表中的敏感信号的变化启动。有两种格式：一种是PRoCESS（敏感信号表）IS,一种是PROCESSWArrUNT111敏感信号5 .过程与函数的区别体现在哪些方面？答：相同点：过程与函数都属于子程序,；都需要先定义后使用；都允许调用；都可以重载。但也有不同：（1）过程调用时作为一个独立的语句出现，函数调用时只能作为一个语句元素出现；（2）函数调用的结果是返回一个函数值，过程调用的结果是执行过程体中的顺序语句。6 .过程可以定义在一个VHD1程序的那些位置？函数可以定义在一个VHD1程序的那些位置？答：强类型语言，即只有同类型的数据能够宜接进行数据操作。若数据类型不一致不能进行直接数据操作，但能够通过类型转换函数等方法转换为同类型数据后进行操作。8 .有限状态机适用于什么数字系统的设计？有何优点？答：有限状态机适用于具有顺序控制特征的数字系统设计，一般作为系统的控制部分。具有结构模式简单、结构清晰、易优化、可靠性高、可实现高速控制等优点。9 .详细讨论并用示例说明With_se1ect语句和case语句的异同点。相同点：（1）描述完全条件；（2）条件的列出要求一致；，不同点：（1）With_se1ect是并行语句，case是顺序语句；（2）格式上，With_se1ect语句只有最后一个子句分隔符用分号“；”，前面所有子句用逗号CaSe语句的所有子句分隔符都用分号“；”；，10 .传统设计方法和EDA设计方法的主要的不同点？传统设计方法：自下而上（BOttOm-UP）的设计方法，是以固定功能元件为基础，基于电路板的设计方法。EDA方法：自上而下（ToP-DoWn）的设计方法。其方案验证与设计、系统逻辑综合、布局布线、性能仿真、器件编程等均由EDA工具一体化完成。I1现代数字系统常用设计方法有哪些？自顶向下（ToP-down）设计,自低向下（BOttom-UP）设计，IP复用技术与SOC（片上系统。库和程序包、实体、结构体EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1、P1D：可编程逻辑器件CP1D：复杂可编程逻辑器件2、HD1：硬件描述语言VHD1:甚高速集成电路硬件描述语言3、1UT：查找表(1oOkUPtab1e)4、AS1C:专用集成电路5、S0C：片上系统6>IPC0RE：知识产权核7、FPGA：现场可编程门阵列8、JTAG：联合测试行动组9、EAB：嵌入式阵列快10、1E(1C)：逻辑单元11、S0PC：可编程片上系统12、EDA：电子设计自动化13、FSM：有限状态机14、BST：边界扫描测试15、M4K：A1tera公司CyC1One系列FPGA中的嵌入式存储器模块16、RT1：寄存器传输级17、MV：混合电压18、P1D：可编程逻辑器件19、std-1ogic-vector：一种数组型数据类型，其中每位数据均为StC1IOgiC型。20、one-hot：一种有限状态机的编码形式。状态机的每个状态都用一个触发器来表示，即在每个状态只有对应触发器置“1”，其他触发器均置“0”。21、GA1：通用阵列逻辑22、1AB：逻辑阵列块23、C1B：可配置逻辑模块24、ISP：在系统可编程25、ICR：在电路可重构26、EDA：电子设计自动化27、SOC：片上系统28、UART：通用异步收发器设计题1、编写上升沿触发的D触发器的VHD1语言程序。1IBRARYIEEE;entityDchufaqiisPORT(C1K,DCHUFAQ1en:INSTD_1OG1C;Q:0UTSTD_1OGIC);ENDDCHUFAQI;ARCHITECTUREBOFDCHUFAQ1ISSIGNA1Q1:STD1-1OG1C;BEGINPROCESS(C1K,Q1)BEGINIF(C1KtEVENTANDC1K=')THENIF(EN=T)THENQ1<=DCHUFAQI;ENDIF;ENDIF;ENDPROCESS;Q<=Q1;ENDB;2 .设计一个具有异步清零和同步时钟及使能端的5进制加计数器。1IBRARYIEEE；USEIEEE.STD_1OGIC_1164.A111IBRARYIEEE；USEIEEE.STD_1OGIC_1164.A11USEIEEE.STD_1OGIC_UNSIGNED.A11ENTITYCNT5ISPORT(C1K,RST,EN：INSTD.1OGIC；Q：OUTSTD_10GC_VECT0R(2DOWNTO0)；COUT：OUTSTD-1OGIC)；ENDCNT5；ARCHITECTUREBEHAVOFCNT5ISBEGINPROCESS(C1K,RESET,EN)VARIAB1EQI：STD_10GIC_VECT0R(2DOWNTO0);BEGINIFRESET=TTHENQ1：=(OTHERS=>,0,);E1SIFC1K'EVENTANDC1K=TTHENIFEN=TTHENIFQK“100”THENQI：=QI÷I;E1SEQ1：=“000”；ENDIF；ENDIF；ENDIF；IFQI=“101"THENCOUT<=T；E1SECOUT<='0'；ENDIF；Q<=QhENDPROCESS；ENDBEHAV；3 .设计一位比较器，当A>B时输出Q=1;否则输出Q=01IBRARYIEEE；USEIEEE.STD_1OGIC_1164.A11ENTITYCOMPISPORT(A,B：INSTD_1OGIC；Q：OUTSTD-1OGIC)；ENDCOMP；ARCHITECTUREBEHAVOFCOMPISBEGINPROCESS(A,B)BEGINIFA>BTHENQ<=T；E1SEQ<='0'；;ENDIF；ENDPROCESS；ENDBEHAV4 .写出具有异步清零功能、时钟上升沿触发的D触发的VHD1描述。1IBRARYIEEE;ENTITYDFFISPoRT(D,C1K,RESETJNSTD.1OGIC;Q:OUTSTD-1OGIC);ENDDFF;ARCHITECTUREBEHAVOFDFFISBEGINPROCESS(D,C1K,RESET)BEGINIFRESET=,THENQ<=,0,;E1SIFC1K,EVENTANDC1K=,1,THENQ<=,D,;ENDIF;ENDPROCESS;ENDBEHAV5 .采用CASE语句描述一个四选一数据选择器,当选择端SE1分别为00,01,10,11时,输出Y分别输出A,B,C,D,1IBRARYIEEE;ENTITYMUX41ISPoRT(A,B,C,D:INSTD_1OGIC;SE1:INSTD,1IC-VECTOR(1DOWNTO0);Y:OUTSTD-1OGIC);ENDMUX41;ARCHITECTUREBEHAVOFMUX41ISBEGINPROCESS(A,B,C,D,SE1)BEGINCASESE1ISWHEN,00m=>Y<=A;WHEN,O,=>Y<=B;WHEN,10,=>Y<=C;WHEN,1*=>Y<=D;WHENOTHERS=>Y<=0;ENDCASEENDPROCESS;ENDBEHAV