加速器一致性接口.docx

加速器一致性接口ZynqPS上的加速器一致性接口(Acce1eratorCoherencyPort,CP)是一个兼容AXI3的64位从机接口，连接到SCU(SnoopContro1Unit),为P1提供异步缓存一致性直接访问PS的入口。处理器可以标记ACP上的传输为一致性或非一致性。P1端的AXI主机通过ARUSE画1:0指示是否为一致性读传输，通过AwUSERS1:0指示写传输，这几个信号都是AX1总线相关信号。设备端或强烈要求顺序传输的情况常常按照非一致性传输对待(这些情况是指由AX1主机接口产生的传输，他们不被缓存，常常产生固定尺寸和数目的传输)。【简介】非一致性传输直接经过SCU,出现在AXI主机接口保持不变。ACP从机的一致性传输到AXI主机会变为或多或少传输，一些属性会随之变化。当ACP收到来自外部主机的一致性写请求时，SC1J检查史以内核11数据缓存中相应地址，如果命中，一致性协议清空并inva1idate相应CaChe行，并合并清掉的数据和写请求。从外部主机箱一致性内存区域发起读请求时，与SCU交互，测试是否需要数据己经存入处理器1ICache,如果命中，SCU直接向请求方返回数据；如果miss,SCU检查先12cache,再不然访问主存。【ACP请求】ACP一致性读请求：当ARUSER0=1,ARCACHE1=1同时ARVA11D有效时，产生ACP一致性读请求。这时，SCU强制一致性。当ARUSER00或ARCACHE1=0,同时ARVA11D有效时,产生ACP非一致性读请求。这时SCU并不强制一致性，读请求直接传递到可用的SCUAXImaster口通向12CaChe控制器或OeM.ACP一致性写请求：当AwUSER0=1且AWCACHE1=1,同时AWVA1n)有效时，产生ACP一致性写请求。这时SCU强制一致性，当数据存在于某个Corte-A9处理器中时，PS区域逻辑首先清除并inva1idate相应CPU的数据。当数据不在任一个CPU,或者当已经清掉、inva1idate,则写请求通过某个Corte-A9处理器的AXI主机接口发起到12Cache或主存。当AwUSER0=0或AWCACHE1=0,同时AwVA1n)有效时,产生ACP非一致性写请求。这时SCU不强制一致性，写请求直接传递到某个可用的SC1JAXImasterPorto【ACP的限制】一致性访存不允许互斥访问；一致性访存不允许锁定访问；写传输，以1ength=3,size=3,写选通11111111会引起CPUcache1ine破坏；通过ACP连续访问OeM可能会饿死其他AX1主机;限制burstSiZe小于8X64bit字。【参考文献】Zynq-7000EPPTRM(UG585)TheEffectandTechniqueofSystemCoherenceinARMMu1ticoreTechno1ogybyJohnGoodacre,SeniorProgramManager,ARMProcessorDivisionARMCortex-A9MPCoreTRM,section2.4,Acce1eratorCoherencyPort