分频器的作用是什么 半整数分频器原理图分析.docx

分频器的作用是什么半整数分频器原理图分析一个数字系统中往往型多种频率的时针脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。比如在进行流水灯、教码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时,由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。偶数分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号,即每次计数满N（计到NT）时输出时钟信号翻转。奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在XT（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/（2N+1）O得到占空比为50+的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号C1K1,和得到的下降沿触发计数的相同（时钟翻转值相同）奇数分频输出信号C1K2,最后将C1K1和C1K2相或之后输出，就可以得到占空比为50%的奇数分频器。原理图如下：用QUartUSII得到的占空比为50%的9分频时钟输出信号OUtC1k如下:Sysc1kIr1r1r1nJnr1rUTrUUmnnr1nJI半整数分频（N-0.5）基本设计思想为：首先进行模N的计数，计数到NT时输出时钟翻转；而且在计数返回到O时，输出时钟再次翻转。所以，只要使计数值NT保持半个时钟周期，即可实现N-0.5分频时钟。那么如何保持半个时钟周期呢？因为计数器是上升沿触发计数，如果在计数值二NT时把计数器的触发时钟翻转，则时钟的下降沿就变成了上升沿。即计数值二NT时，时钟马上翻转，则计数值保持半个时钟周期后，会遇到上升沿而使计数值归0.然后计数器以翻转了的时钟继续计数，在产生20.5个分频周期后，时钟再次翻转。2.5分频的时序示意图如下：怎样才能够使计数器的触发时钟在NT时翻转呢？由半整数分频器的原理图可知，将输出时钟二分频后和输入时钟相异或就可使触发时钟翻转。半整数分频器原理图如下:nSyu1k+Sysc1k.Upc1k1it用车整数分弟器电路勿二分典雅,J_C1k2OOUtc1k用QUartUSII实现的2.5分频时序图如下:由通用分频器电路组成图可以看到，半整数分频器是由整数分频器加上二分频和异或门而构成的。那么，如果使用元件例化的思想就可以得到通用的分频（即可选择整数分频和半整数分频）。如果想要得到任意分频，则可以参考CraZyBingO的利用DDS原理的教你什么才是真正的任意分频。