7 2000T 3D FPGA的第二代ProtiumSoC快速原型平台.docx

72000T3DFPGA的第二代PrOtiUmSOe快速原型平台Steve1eibson,赛灵思战略营销与业务规划总监当你在设计SoC时，你需要找到设计中的bug,目前从A点到B点快速甚至是最快的的方法就是FPGA仿真，这与基于软件的仿真器相比能够运行真正SoC固件的FPGA仿真要快得多。这就是你需要为软件开发、硬件验证、硬件/软件集成和复杂SoC的回归测试所做的。Cadence刚介绍了它们的第二代基于FPGA的Protium快速原型平台。Cadence的Protium快速原型平台基于Xi1inxVirte-72000T3DFPGAo(见“Generation-jumping2.5DXi1inxVirtex-72000TFPGAde1ivers1,954,5601ogicce11s,consumeson1y20Ww)一共有4个版本的平台，分别有2、4、6、8块VirteX-72000T3DFPGA0这里有一张来自Protium数据册的四种快速原型系统的对比表：RaptdPrototypingP1atformHardwareConfigurations39RX71239R×71439R×72639RX728FPGAs2Virtex7XC7V2OOOT4Vktex-7XC7V2OOOT6VirteX7XC7V2OOOT8Virtex7XC7V2OOOTFPGAboards1122Approx,tota1capacity(designdependent)Upto2SMASKgatesUptoSOMASICgatesUpto7SMASICgatesUptoIOOMASICgatetFPGA-interna1memory136Mb272Mb408Mb544MbOnbo<rdm<nory(optiona1)Upto32GBUpto64GBUpto96GBUpto128GBFrontpane1interfaces2x4-1anePCIExpress*(PCIe)Gen23XSFP÷IXQSFP*IXUSB3.0Ix41anePCIeGen24×5FP2XQSFP÷3x4-1anePCIeGen27XSFP3XQSFP*IXUSB3.02x41anePCIeGen28XSFP*4XQSFP÷On-boardinterfacesPCIe(Gen1/2).SATA,USB3.0,Ethernet,XAUI.InfinibAndC1ockgenerators5programmab1esynthesizers(2kHz-945MHZ)5programmab1esynthesizers(2kHx-945MHz)10programmab1esynthesizers(2kHz-945MHZ)10programmab1esynthe-ser*(2kHz-94SMHz)Mictorconnectors2N/A2N/AExpansionconnectors4888User1O2881VDSpairsor584sing1e-ended5761VDSpairsor1,168sing1e-ended5761VDSPIirSor1.168sing1e-ended576IVDSpairsorBoardconfigurationEthernt.USB.K1e'-tde,SUheightDimensions480mmx230mmx673mm(widthxheightxdepth);rackmou与CadneCe第一代快速原型平台(RPP)相比，ProtiUm提供了其4倍逻辑门数量和3倍内存。因此，你可以用这个快速原型平台开发更大的项目。Cadence也为这个第二代ProtiUm平台提供了来自它的兄弟Cadence的Pa11adiumXP验证计算平台的设计流程。该公司声称，这就导致加速了5倍的编译时间。就像Cadence的RichardGoering在他的IndustryInsights博客中写到:“基于FPGA制作原型面临最大的困难就是启动时间一一就是所有时间，包括编译AS1C设计，写入多块摆放完、路由完也验证完的FPGA,并且完全实现了系统功能。'很快地做出一个原型是非常重要的，因为每周都离你真正能够使用近一点'，CadenCe高级产品经理JUergenJaCger说，'我们的目标就是吧开发FPGA原型的时间从几个月缩短到几周。'”根据GOering的博客，PrOtiUm平台提供了3种性能模式：?全自动模式，自动化的ASIC内存映射，分区和以5ToMHZ运行的FPGA放置与路由?手动引导模式，从设计团队里获得SoC分区信息，以20-50MHZ运行?黑箱模式，将SoC设计放入一块XiIinXVirte-72000T3DFPGA,以高于IOOMHz运行这里有一张使用Protium仿真平台的设计流程的图表：ASKRR(VeriIogAZHDUSV)FastPrototypeBring*<JpDebugProbesandTriggcrCondibonsEasyDesignMigration"Identka11anguagecoverageCommonsetupfi1esidentica1<tetiuttsReueofscripti1esMentka1dodchand1ing(GUCE)Targ«tcontro11abi1ity,SpeedBndgecompat)b1<yWaveformsofProbes如图所示，PaIIadiUm设计现在前后为PaIIadiUm（左边虚框）和PrOtiUm（底部）服务。这个统一化的设计流程能够把这两个工具比以前更紧密地结合在一起。?Copyright2014Xi1inxInc.