全国家开放大学 实验2 组合逻辑电路的设计.docx
国家开放大学实验2组合逻辑电路的设计一、试验目的1、掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、熟悉CP1D设计的过程，比较原理图输入和文本输入的优劣。二、实验的硬件要求1、输入：按键开关（常高）4个；拨码开关4位。2、输出:1ED灯。3、主芯片:A1teraEPM7128S1C84-15o三、实验内容1、设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1,反之为Oo2、设计四个开关控制一盏灯的逻辑电路，要求改变任意开关的状态能够引起灯亮灭状态的改变。（即任一开关的合断改变原来灯亮灭的状态）3、设计一个优先排队电路，其框图如下：排队顺序：A=I最高优先级B=I次高优先级C=I最低优先级要求输出端最多只能有一端为1，即只能是优先级较高的输入端所对应的输出端为。四、实验连线1、四位拨码开关连D3、D2、D1DO信号对应的管脚。OUT输出信号管脚接1ED灯。2、四位按键开关分别连K1K2、K3、K4信号对应的管脚。OUT输出信号管脚接1ED灯。3、A、B、C信号对应管脚分别连三个按键开关。输出A_OutsB_OutsC-Out信号对应的管脚分别连三个1ED灯。(具体管脚参数由底层管脚编辑决定)五、参考原理图1、原理图，如图2-1所示：VHD1硬件描述语言输入：1ibraryieee;useieee.std_1ogic_1164.a11;useieee.std_1ogic_signed.a11;entitybcd_pjqisport(din:inintegerrange15downtoO;dout:outStdJogic);end;architectureaofbcd_pjqisbeginp1:processbeginifdin<5thendout<=,0'e1sedout<=,1'endif;endprocessp1;end;2、原理图，如图2-2所示：VHD1硬件描述语言输入：1ibraryieee;useieee.std_1ogic_1164.a11;entity1ed_contro1isport(kOzk1k2zk3JnStdJogic;y:outStdJogic);end;architectureoneof1ed_contro1issigna1dz:std_1ogic_vector(3downtoO);begindz<=k3&k2&k1&k0;p1:process(dz)begincasedziswhen,0000,=>y<=,0'whenn0001,=>y<=,1'whenn0011"=>y<=,0'when0010"=>y<=,1'when0110,=>y<=,0'when0111,=>y<=,1'when0101"=>y<=,0'whenn0100,=>y<='1'whenn1100"=>y<=,0'when1101"=>y<=,1'whenn1111,=>y<=,0,;when1110"=>y<=,1'when"1010',=>y<=,0'when1011,=>y<=,1'whenn1001,=>y<=,0'whenothers=>y<=,X,;endcase;endprocessp1;endone;3、原理图，如图2-3所示：VHD1硬件描述语言输入：1ibraryieee;useieee.std_1ogic_1164.a11;entityqueue_priorisport(azbzcinStdJogic;aoutzboutzcoutoutStdJogic);architectureoneofqueue_priorisbeginp1:processbeginifa='1,thenaout<=,1,;bout<=,01;cout<=,0'e1sifb='1'thenaout<=,0'bout<=,1'cout<=,0'e1sifc='1,thenaout<=,0'bout<=,01;cout<=,1,;e1seaout<=,0'bout<=,0'cout<=,0'endif;endprocessp1;endone;六、实验报告要求1对于原理图设计要求有设计过程。2、详细论述实验步骤。3、写一些对比两种硬件设计输入法的优劣的心得。
