EDA考试资料.docx

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1、EDA习题第一章绪论1、简介EDA/CP1D的开发背景。D电子系统的集成化，可使系统体积小、重量轻、功耗低，更重要的是系统的可靠性大大提高;2）数字化及个人电脑的发展促进集成工艺的发展；3）片上系统设计要求依靠计算机；4）产品利润的追求要求缩短产品研发周期。2、简介EDA采用语言及特点。硬件描述语言HD1（HardwareDescription1anguage）,其中以VHD1为代表。VHD1：VeryHighSpeedIntegratedCircuitHD1超高速集成电路硬件描述语言。特点:1）与硬件无关；2）设计方法多样：可采用自底向上、自顶向下或混合设计方法；3）具有良好的电路行为描述和

2、系统描述的能力，并在语言易读性和层次化结构化设计方面,表现了强大的生命力和应用潜力。3、简介SOC的含义。所谓片上系统设计SyStemOnChip,是将电路设计、系统设计、硬件设计、软件设计和体系设计集合于一身的设计。4、简介EDA技术的含义。依赖功能强大的计算机，以HD1为手段为系统逻辑描述完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真调试，直至实现既定的电子线路系统功能。5、简介EDA的发展方向。1）支持标准化语言的EDA软件不断推出。2）EDA技术进入无线电、模拟电路等领域。3）更大规模的FPGA和CP1D器件的不断推出。第二章

3、CP1D与FPGA工作原理简介1、简介P1D的含义。Programmab1e1ogicDevice可编程逻辑器件是一种数字集成电路的半成品，在其芯片上按一定排列方式集成了大量的门和触发器等基本逻辑元件，使用者可利用某种开发工具对其进行加工，即按设计要求将片内元件连接起来（编程）2、画出用3*1的PROM实现Y=A+BCo答案略，参例2-13、给出PROM、P1A、PA1的比较。PROM与阵列完全译码或阵列可编程无触发器P1A与阵列可编程或阵列可编程无触发器PA1与阵列可编程或阵列固定有触发器4、FPGA的查找表为何值时，能实现Y=A+BC逻辑电路。答案略，参例2-4第三章EDA设计流程及其工具

4、1、简介AS1C的含义。ASIC：App1icationSpecificIntegratedCircuit专用集成电路，是具有专门用途和特定功能的独立集成电路器件。2、简介CP1D、FPGA及其特点。FPGA：FiekIPrOgrammabIeGateArray现场可编程门阵列，采用查找表工作原理，RAM,可擦写10万多次。CP1D：Comp1exProgrammab1e1ogicDevice大规模可编程逻辑器件，可擦写100多次。特点：直接面向用户，具有极大的灵活性和通用性，使用方便.硬件测试和实现快捷，开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等。3、简介EDA的几种设计输

5、入方法。1）图形输入：又可分为原理图输入、状态图输入和波形图输入；2）HD1文本输入4、简介IP的含义。IP：Inte11ectua1Property是知识产权核或知识产权模块的意思。用于ASIC或FPGA/CP1D中的预先设计好的电路功能模块。可分为软IP、固IP和硬IP。5、简介HD1语言设计的优点。第四章原理图输入设计方法1、简介MAX+p1usII中的元件库基本逻辑元件库PR1M：与非门、非门、D触发器等宏功能元件MF：74系列器件1PM：兆功能块（类似IP核）2、给出MAX+p1usII下EDA设计流程建立好工作库目录编辑输入并保存源文件（文件名必须与实体名一致，后缀为VHD）设定工

6、程选择目标芯片COMPI1E并排错编辑输入波形进行时序仿真锁定引脚COMPI1E并下载进行硬件测试3、4位加法器设计（参实验，略）4、4位十进制频率计设计（参实验，略）第五章VHD1设计初步1、简述VHD1程序基本结构。一个相对完整的VHD1设计由以下四部分组成：（1）库11BRARY、程序包PACKAGE：库用于存储预先完成的程序包和数据集合体；程序包用于声明在设计中将要用到的常数、数据类型、元件及子程序等。（2）实体ENTrrY：定义设计的输入输出端口。（3）结构体ARCHrrECTURE：定义实体的实现，即电路的具体描述。可有多个结构体，但只有一个起作用。（4）配置CONFIGURATI

7、ON：为实体选定某个特定的结构体。以上四个部分不是每个VHD1程序必须的,但每个VHD1程序至少含有1个实体和1个结构体。1个实体可有多个结构体，通过配置选择1个结构体对实体起作用，其他结构体不起作用。当只有1个结构体时不要实体。2、简述顺序语句与并行语句的含义，VHD1为什么存在并行语句？并行语句：执行顺序与语句排列的先后顺序无关，是硬件描述语言与一般软件程序最大的区别所在，所有并行语句在结构体中的执行是同时执行的，即它的执行顺序与语句书写的顺序无关。这种并行性是硬件本身的并行性决定的，即一旦电路接通电源，它的各部分就会按照事先设计好的方案同时工作。顺序语句：与计算机程序类似，与指令的先后顺

8、序有关。3、用WHEn-E1SE语句进行2选1数据选择器设计，数据长度8位。ENTITYmux21aISPORT（a,bINBIT_vector（7downto0）;s:INBIT;yOUTBIT_vector（7downto0）;AARCHITECTUREoneOFmux21aISBEGINy=aWHENs=0E1SEb;ENDone;4、用WHEn-E1SE语句进行4选1数据选择器设计，数据长度1位。ENDarchmux;6、用IF语句进行4选1数据选择器设计，数据长度1位。实体略ARCHITECTUREarchmuxOFmux4ISBEGINPROCESS(a,a1,a2,a3,s)BE

9、GINIFS=“00THENy=a0;E1SIFS=01THENy=a1;E1SIFs=uIOTHENy=a2;E1SEyyyyy=a3;ENDCASE;ENDPROCESS;ENDarchmux;8、8位数字比较器设计。ENTITYCOMPISPORT(a,b:ININTEGERRANGE0TO255;aequa1b,agreatb,a1essb:OUTSTD_1OGIC);ENDCOMP;ARCHITECTUREbehaveOFCOMPISBEGINaequa1b=1WHENa=bE1SEO;agreatbbE1SEO;a1essb=ifWHENabE1SEO;ENDbehave;9、奇偶

10、测试电路设计。1IBRARYieee；ENTITYtest_oddISGENERIC(bussize:integer:=8);PORT(databus:INstd_1ogic_vector(bussize-1DOWNTOO);even_num,odd_numOUTstd_1ogic);ENDtest_odd;ARCHITECTUREbehaveOFtest_oddISBEGINPROCESS(databus)VARIAB1Etmp:std_1ogic;BEGINtmp:=0;FORIINdatabus1owTOdatabus,high1OOP循环变量i是一个临时变量，tmp:=tmpXORda

11、tabus(i);-属1OoP语句的局部变量，不必事先定义。END1OOP;odd_num=tmp;-odc1fIag奇标志even_num=NOTtmp;even_f1ag偶标志ENDPROCESS;ENDbehave;10、 一位BCD码的加法器设计。1IBRARYieee；ENTITYbedadderISPORT(op1,op2:INintergerRANGEOTO9;resu1t:OUTintegerRANGEOTO31);ENDbedadder;ARCHITECTUREbehaveOFbedadderISCONSTANTadjustnum:integer:=6;-定义一常量：整数型，

12、值为6SIGNA1binadd:integerRANGEOTO18;-定义一个信号，以保存两个二进制数的和BEGINbinadd9THENtmp:=adjuxtnum;-变量赋值，立即起作用。E1SEtmp:=0;ENDIF;resu1t=binadd+tmp;ENDPROCESS;ENDbehave;11、 8位二进制全加器设计1IBRARYieee；ENTITYadder8ISPORT(data1,data2:INstdJogic.vector(7DOWNTOO);ci:INstdOgic;resu1t:OUTstd_1ogic_vector(7DOWNTOO)co:OUTstdOgie);ENDadder8;ARCHITECTUREbehaveOFadder8ISSIGNA1ha1fadd,fu11add:std_1ogic_vector(8DOWNTOO);BEGINha1fadd=data1+data2;fu11add=ha1faddWHENci=4O,E1SEha1fadd+1;resu1t=fu11add(7DOWNTOO);co1ed1ed1ed1ed1ed1ed1ed1ed1ed1ed=,110111,;WHEN,10