基于FPGA乘法器的FIR 低通滤波器整体设计.docx

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1、基于FPGA乘法器的F1R低通滤波器整体设计针对传统的F1R滤波器的缺点,介绍了一种基于EE%乘法器的F1R滤波器设计方法，该滤波器利用FPGA自带的18位乘法器MU1TI818SI0进行乘法计算，利用寄存器对相乘结果进行累加,实现了FIR滤波功能。该滤波器具有占用极少的资源、提高滤波速度和高速灵活性等优点。在通信系统、航空航天系统、雷达系统、遥感遥测系统等工程技术领域，无论是在信号的获取、传输，还是信号的处理和转换都离不开滤波技术。由于FIR滤波器具有严格的线性相位和在系统中具有稳定性，因此F1R滤波技术具有广泛的应用1-401 FIR低通滤波器整体设计本文主要介绍的是FIR低通滤波器，该F

2、IR低通滤波器主要由鲤件电路和FPGA程序组成。FIR滤波器硬件电路主要由信号调理电路、AD转换电路、FPGA控制电路、FT245R1电路和上位机组成,其中FPGA内部程序模块包括AD采集控制模块、FIR滤波器采样模块、MU1T1818SI0乘法器模块、累加模块、36位数据拆分模块、FIFO模块和FT245控制模块。该滤波器主要功能是利用信号发生器产生特定频率的正弦波，通过信号调理电路进行调理后经过12位的AI）转换器进行转换输出数字信号,FIR滤波器采样模块工作在60MHz的时钟内,并且以10kHz的采样率对AD输出的数字信号进行采样，采样到的数字信号值连同F1R滤波系数输出到18位乘法器模

3、块，经过乘法运算后进行累加，累加出来的是36位数据，最终通过FT245组成的USB接口传给上位机进行曲线显示，所得结果即为滤波后的数据，系统组成原理如图1所示。FPGA图1HK低通滤波器整体设计框图/一2硬件电路设计2. 1AD转换器电路本系统中对于输入电压的采样率为10kHz,因此采用了AD公司的高性能逐次逼近型A/D转换芯片AD7492BRU5,最大转换速率为125X1O次/s,具有12位的并行数据输出接口，并且具有三态功能，能够满足系统采样要求。由于AD7492BRU5的基准电压为2.5V,而输入的模担信号范围为O5V,因此在模拟信号进入AD转换器之前还需要对信号进行适当的调理，调理电路

4、如图2所示。采用两个10k电囤对输出的模拟信号进行分压，使其范围满足A/D转换器的输入要求，并通过电压跟随器进行输出，信号不会失真。T*TDVDMaaB3. 2FT245接口电路本系统中FPGA发送的滤波数据通过USB接口回传给上位机，上位机读取USB的数据，并对数据进行存盘。USB接口电路采用FTD1公司的FT245R1作为USB接口芯片实现上位机与FPGA的数据通信。FT245R1无需编写固件程序，可以使用FTD1公司提供的驱动程序，并且兼容USB11及USB2.0协议。USB连接电路如图3所示，该电路中数据传输线接一个共模电感ACM2012-900,当传输差分信号USBDM和USBDP上

5、有共模干扰时，由于共模信号产生磁场叠加，在共模电感上形成高阻抗，从而达到滤除共模干扰的目的。USB口接地端接一个磁珠，这样连接可以更好地防止电遮不稳对数据传输的干扰。USB接口从FPGA读取数据，FPGA内部只要判断到F1FO中产生半满信号，就将数据传输到USB接口，最终利用上位机进行读取。3FIR滤波器程序设计本设计采用XiIinX公司XC3S400的FPGA进行程序验证，XC3S400是高密度的可编程逻辑器件。它的主要特点包括具有最小5ns的引脚到引脚的逻辑时延，全局时钟最高引脚最高输入频率为66MHz,内核用12V供电，I/0口可设置在3.3V工作。该器件具有丰富逻辑的资源，包括16个M

6、1J1TI8X18SI0,可以进行大量的乘法运算8。FIR滤波器程序主要由采样模块、乘法器模块、累加和模块组成，采样模块功能是采集60个采样值、并把滤波系数输出到乘法器与采样值进行相乘。乘法器模块主要功能是对60个采样值和60个滤波系数进行相乘，所得的相乘结果输入累加器。累加器就是将输入的60个结果进行累加，得到36位的滤波结果9-10o4. 1采样模块采样模块主要是对AD转换后输出的值进行采样，本设计中采样率为10kHz,也就是AD的采样率为10kHz,而滤波器对AD转换后输出的值的采样率也是10kHz,它们的实现在程序上是同步的。在AD输出模块当中，每当数据转换完成输出时，会产生一个dy上升沿信号，采样模块接收并辨别rdy上升沿信号后接收第一个数据，并把第一个滤波系数输出到MU1TI818SI0乘法器，同时给乘法器C1K端产生一个上升沿信号，启动乘法器进行相乘，相乘结果时间极短，所以可以实现高速相乘运算。