基于FPGA的DDR内存条的控制研究与设计.docx

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1、基于FPGA的DDR内存条的控制研究与设计1内存条的工作原理哒内存条是由多颗粒的DDRSDKAM芯片互连组成,DDRSDRAM是双数据率同步动态随机存储器的缩写。DDRSDRAM采用双数据速率接且，也就是在时钟的正沿或负沿都需要对数据进行采样。在本设计中采用的内存是hynix公司的IGB的HYMD564M646CP6-J0内存条的工作原理与单颗粒内存芯片的工作原理一样，主要的控制信号以及控制信号完成的主要功能如表1所示。表1内存条控制信号与完成功能功畿CS#RAS#CAS#WE#AddressNOB1HHHXACTIVE11HHBank/rowREAD1H1一.1HBankc1WRITE1H1

2、1BankZco1BURSTTERMINATE1HH1XPRECHARGE11H1CodeREFRESH111HY1OADMODEREG1sTER1111以上的控制信号及地址信号都是由差分时钟信号中CK的正沿触发。DDRSDRAM必须按照一定的工作模式来完成初始化，完成初始化后才能进入到读写过程。DDRSDRAM的控制流程如图1所示。图1DDRSDRAM控制流e初始化的过程为：(1)上电后，延时20OUS等待时钟稳定，然后将CKE拉高,执行一次NOP或者DESE1ECT操作。(2)执行一次PreChargea11操作。设置扩展模式寄存器(BAI为低电平BAO为高电平)使能D110(4)设置模式

3、寄存器(BAI,BAO均为低电平)复位D11。(5)执行一次Pre-ChargeaI1指令。(6)再经过2个自刷新(AUt。refresh)指令后再次设置模式寄存器设置操作模式。(7)延时200个周期才能进行读操作。DDRSDRAM的扩展模式寄存器和模式寄存器的定义如图2和图3所示。BAIBAOA11A1oA9A8A7A6A5A4A3A2A1Ao01OperatingModeDSD11图2扩展模式寄存器BAIBAOA11A1OA9A8A7AbA5A4A3A2AIAO00OperatingModeCAS1atencyBTIBurst1ength图3模式寄存豁完成初始化后进入图1中的IDE1状态，此时可以进行读写操作。在进行写操作时，首先要进入ROW些UVe状态，此时选中要操作的bank与row。然后执行NoP操作等待tRCD的时间后可以进入写状态。