使用DesignWare逻辑库和嵌入式存储器以获得16FFC SOC最佳PPA.docx

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1、使用DesignWare逻辑库和嵌入式存储器以获得16FFCSOC最佳PPAKenBrock,SynOPSyS产品市场营销经理TSMC最近宣布其第四代主要16纳米工艺，即16FFC（16纳米FinFET紧凑版），进入批量生产。该工艺提供了一种简单的从28纳米工艺进行转移的方式，它具有优异的性能、功耗和面积方面的优点。为了在该工艺上开发最具竞争力的片上系统（SOC）,设计人员必须选择优化的基础IP构件（嵌入式存储器和标准单元库），以实现最高的SOC性能，以及最低的功耗和面积。通过将16FFC工艺和正确基础IP组合，设计人员能够为多种应用开发SOC,从高端绿色服务器和网络处理器到超低功耗移动装置、

2、消费产品、可穿戴产品，以及介于中间的任何产品。在本文中，介绍了设计人员可采取的七种方式，采用它们，设计人员能够利用这一新工艺的优点，以及最先进的逻辑库和存储器编译器技术，对其SOC的性能、功耗和面积进行优化。1、与28纳米技术相比，利用16纳米技术的摩尔定律缩小比例，设计人员能够改善SoC的面积。2、FinFET提供了较高的每单位面积饱和电流，这意味着可以通过不同的电路拓扑来改善性能，从而使用较小的逻辑单元来收敛关键定时路径。3、与28纳米相比，FinFET的漏电流更低，但是，由于fin的输入电容增加，消耗的动态功耗相对较高。4、标准单元架构能够利用创新的工艺技术（COntinUOUSPOIy

3、）,借助于使用与逻辑库共同优化的物理设计工具，产生最密集的布图，以节省面积和功耗。5、布线性好的高扇入标准单元，和具有多种延迟时间、多种建立时间和多位触发器（MBFF）的时序单元，使得设计人员能够优化其处理器核的性能和功耗。6、具有多种位元、多种外围VT和创新的功耗管理特性的多种存储器编译器。7、将创新的工艺技术、库设计能力、最新的EDA工具创新和流程结合在一起，SOC设计人员能够利用自己的设计技能，开发出具有最高性能、最低硅片成本和最低功耗的设计。工艺缩放作为摩尔定律和经典Dennard缩放的一部分，16FFC工艺提供了更小的晶体管间距（contactedpo1yPitCh或CPP）和更小的

4、互连金属间距（线到线,过孔到线，以及过孔到过孔）以利于布线，提供了更小的位单元以减少面积。优化的IP布图创新能利用这些更小设计规则，同时还能处理16纳米技术带来的挑战，包括因更细导线而致的较高线电阻，以及信号线和电网的电迁移。必须在IP架构和IP验证方面解决这些挑战。如图1所示，与28纳米技术相比，使用优化的基础IP时，16FFC能够提供两倍以上的面积收益和至少30%的性能改进。60,00050,00040,00030,00020,00010,000000.511.522.5J代Performance(ODGHz)28nm16nm图1面积-性能，28纳米-16纳米，CPUFinFET提供了较高

5、的每单位面积饱和电流，这意味着可以通过不同的电路拓扑来改善性能，从而使用较小的逻辑单元来收敛关键定时路径。ReducedGate1eakagebutIncreasedDynamicPower16FFC提供了丰富的电压阈值（VT）和沟道长度，涵盖广泛的性能/漏电范围。在图2中，给出了逻辑门性能-漏电（对数尺度）图，其中显示了通过在多个VT/沟道长度上使用针脚相容的标准单元来实现设计权衡。100U1VT16U1VT20eU1VT2410一1VT161VT201VT24SVT161-O0.5SVT2011.522.533.54SVT2HVT16.1一HVT20HVT2尸OOIII1i必也Re1ati

6、vePerformance（toSVT16WC）图2：每种VT和沟道长度的相对性能-相对漏电，7.5轨（T）超高密度许多移动和物联网（IOT）设备大多数时间处于待机或唾眠状态，这时唯一的功耗为漏电功耗。FinFET的一个主要优点在于，它们能在很低的电压下工作，当然相关的性能也会降低。漏电流大体上与供电电压成正比，漏电流节省在低电压下很可观。总功耗由动态功耗和漏电功耗组成。与28纳米或其他节点相比，FinFET的漏电更低，但由于fin的输入电容和饱和电流增加，它会消耗较高的动态功耗。在28纳米SOC的设计范例下，这类在相对漏电-动态功耗方面的变化会产生较大差异。在图3中，显示了从180纳米到16纳米，漏电功耗占总SOC功耗的百分比。在16FFC,这会大大减少设计人员在减小漏电方面的压力，但会将更多注意力放在降低动态功耗方面。% % % %Oooo7 5 3 1一MOd 00-B1O1Jo%Se 6EXE，1801309065Node(nm)2A16FFC1图3：从180纳米到16纳米漏电功耗占总SOC功耗的百分比