三态门如何在FPGA中实现与仿真.docx
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1、三态门如何在FPGA中实现与仿真三态门在数字电路上可以说是应用的非常广泛,特别是一些总线上的应用,因而,随着数字电路的发展,就避免不了用硬件描述语言在FPGA上来设计实现三态门。由于最近在玩摄像头,免不了的要写I2C协议,总线操作,就应用到了三态门,所以就在这好好总结一下三态门的设计实现及其仿真。一.三态门在FPGA上的设计实现首先我们要明白三态门的三态是指其输出有三种状态:高电平(逻辑1)、低电平(逻辑0)和高阻态(Hi-Z),且三态门都有个使能端EN来控制门电路的通断,其功能模型如图1-1所示:看着图1,我们一眼就明白其功能的实现了,在FPGA上用硬件描述语言VeriIOg来描述就是这几句
2、语句:inoutY,/definethree-stategateYinyourmodu1eregA;/intermediatedriverregisterswireC;/Enab1esigna1assignY=(C=1b)?A:1,bz;/Ccontro1Yo-off其实我们只要搞清楚当使能端C为低电平使能时,数据线Y作输出,其电平信号由自己内部信号决定,故用中间变量A做存储接口;当使能端C为高电平失能时,数据线作输入,其电平由外部信号决定,故为高阻态。所以,三态门的控制就在于搞清我们是要让数据线Y作输入还是作输出,一句assignY=(C=1,b)?A:1,bz;即可实现,作输出时,C使能,
3、作输入时,C失能。二.三态门在FPGA上的仿真三态门在FPGA上的设计实现还是比较简单的,难就难在仿真三态门的功能。以前也都练习过三态门的设计,但由于其仿真老是实现不了,也就作罢了,现如今又用到了三态门,不得不把仿真弄出来,不然心里过意不去。网上也很多这类的教程,但我认为都讲得比较含蓄,不够直白,也可能是我太笨,怎么都没理解,后面通过自己的反复练习思考,终于明白了其中的奥妙。其实,三态门的仿真跟其设计是相通的,其测试脚本的编写刚好和硬件描述设计颠倒过来。我们首先要明白,仿真测试脚本的编写是测试我们设计的电路是否正常工作,说白点就是给我们设计的电路信号一些相应激励,设计文本里的输入信号,如C1k
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