FPGA Verilog HDL系列实例—AD转换.docx

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1、FPGAVeri1ogHD1系列实例一AD转换VeriIOgHD1之业转换AD转换就是模数转换，顾名思义，就是把模拟信号转换成数字信号。我们所用的模数转换芯片是DC0809oADC08098通道8位a/d转换器,ADC0809是带有8位A/D转换器、8路多路开关以及微处理机兼容的控制逻辑的CMOS组件。它是逐次逼近式A/D转换器，可以和单片机直接接口。ADCO809由一个8路模拟开关、一个地址锁存与译码器、一个A/D转换器和一个三态输出锁存器组成。多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从

2、三态输出锁存器取走转换完的数据。如图3.1所示。E(X?S1RIC1.B1DK1IN-1IX1-2IX-3IX-1、：-5START-6E(X-71.-S2826232423)(,08u;JAOE-9CUKK-101,-11CfkKb1-12GNI厂13I),-H2019181615-I.-4;-1,-AI)OA-ADDB-A1H)C-A1E-1)：一“-D-t一4图3.1ADC0809的内部结构和引脚定义如何学会使用一个自己曾经没有用过的芯片,最重要的是要学会看它的芯片手册，以及它的时序图。下面我们将看看是如何根据它的时序图完成对芯片的驱动的。C1OCKSTART/_WA1E_HUADDRE

3、SSZO二,pur厂ENAB1E/EOc乜/urpur图3.2ADCO809时序图原理（好好理解一下，这样才能很好的根据时序图写出代码。）：START为转换启动信号。当START上跳沿时，所有内部寄存器清零；下跳沿时，开始进行A/D转换；在转换期间，START应保持低电平。EOC为转换结束信号。当EOC为高电平时，表明转换结束；否则，表明正在进行A/D转换。outputenab1e为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。OE=I,输出转换得到的数据；OE=O,输出数据线呈高阻状态。D7-DO为数字量输出线。C1K为时钟输入信号线。因ADCO809的内部没有时钟电路，所

4、需时钟信号必须由外界提供，通常使用频率为500KHZ（程序中会有体现）。Veri1ogHD1实现实现步骤请参照【连载】FPGAVeri1ogHD1系列实例8-3编码Ho这里就不再赘述。设计文件输入Veri1ogHD1代码。1/2/3/Fi1e:ADC0809.v4/Generated:2011-07-215/Author:wang1iang6/7i7-8timesca1e1ns/1ps91011modu1eDC08091213inpute1k2:0abc_ininput7:0D;16inputEOC;标志17inputrstoutput15:0seven_seg据20outputa1e;的地址

5、锁存信号21output(seven_seg,a1e,0E,D,EOC,c1k给ADeO809的使能信号22output,abc_in,abc_out,start,rst);系统时钟14input外部控制的通道选择信号15/DC0809传进来的数据/ADC0809转换完成信号系统复位1819/FPGA给数码管的数/FPGA给ADC0809OE;/FPGA2:0abc_out;start;st1=3,b001,27st2=3,b010,283,b11,29st4=3,b100,30st6=3,b110；3233reg2:0p_state;34reg2:0n_state;35rega1er;36r

6、eg0E_r;37regstart_r;38reg7:0reg1;39reg7:0qq；40wire2:0state;4142assignstate=p_state;4344a1ways(posedgee1kornegedgerst)FPGA给ADCo809的通道选择信号23output/ADC0809转换开始信号2425parameterStO3,b000,26st3二st5=3,b101,31p_state=8,b0100_0010)&p_state=#1n_state;45begin46if(rst=1,b)begin4748qq=8b;4950end51e1sebegin52qq=qq

7、+1b1;53(e1k=1,b1)begin54qq=8b0;5556end5758end59end6061assigna1e=a1e_r62assignOE=0E_r;63assignstart-start_r;6465assignabc_out-abc_in;6667a1ways(EOC,p_state)68begin69 case(p_state)70 st:beginstartr=#1b;n_state=#1st1;71a1e_r=#11,b;72730E_r=#11,b;7475end76st1:begin77a1e_r=#1b1;78start_r=#1b;790E_r=U11,b

8、;80n_state=#1st2;81end82st2:begin83a1e_r=#1bO;84start_r=tt1b1;850E_r=#11,b;86n_state=#1st3;87end88st3:begin89a1e_r=#1bO;90start_r=#1b;910E_r=#11,b;92if(EOC=1,b1)93n_state二#1.st3;9496e1se95n_state=#1st4;97end98st4:begin99a1e_r=#1bOj1OOstart_r=#11b;1010E_r=#11,b;102if(EOC=1,b)103n_state=#1st4;104e1se1

9、05n_state=#1st5;106end107st5:begin108a1e_r=#1b0109start_r=#1b;110OE_r=#11,b1;111n_state=#1st6;112end113st6:begin114a1e_r=#11,b115start_r=#1b;1160E_r=#11,b1;117reg1=#1D;118n_state=#1st;119end120defau1t:begin121a1e_r=#1b;122start_r=1b;1230E_r=#11,b;124n_state=#1st;125end126endcase127128end129130/*数码管显

10、示译码部分*/131reg7:0Yr_1;132reg7:0Y_r_2;133134assignSeVenSeg7:0=b1,(Y_r_16:0);135assignseven_seg15:8=b1,CY_r_26:0);136137a1ways(reg13:0)1381391414,b0001:beginY_r_1=7,b11111ii40case(reg13:0)4,b0000:Y_r_1=7,b0111111;/01427,b1011011;/31454,b0101:Y_r_17,b1111101;/71494,b1001:Y_r_17,b1110111;/b1534,b1101:Y_r

11、_17,b1111001;/F157endcase=7,b0000110;/114321444,b0011:Y_r_1=4,b0100:Y_r_1=7,b1100110;/二7,b1101101;/514761484,b111:Y_r_1二4,b1000:Y_r_1二7,b1111111;/二7,b1101111;/9151A1524,b1100:Y_r_1=7,b1011110;/d155E1564,b1011:Y_r_1二二7,b0111001;/defau1t:Y_r_1=7,b0000000J584,b0010:Y_r_17,b1001111;/41464,b0110:Y_r_1Tb0

12、000111;/81504,b1010:Y_r_17,b1111100;/c1544,b1110:Y_r_17,b1110001;/4,b0001:Y_r_27,b1011011;/31694,b0101:Y_r_27,b1111101;/71734,b1001:Y_r_27,b1110111;/b1774,b1101:Y_r_27,b1111001;/4,b0010:Y_r_27,b1001111;/41704,b0110:Y_r_2Tb0000111;/81744,b1010:Y_r_27,b1111100;/c1784,b1110:Y_r_27,b1110001;/159end16016

13、1a1ways(reg17:4)162begin163Y_r_2=7,b1111111;164case(reg17:4)1654,b0000:Y_r_2=7,b0111111;/0166=7,b0000110;/116721684,b0011:Y_r_2二4,b0100:Y_r_2=7,b1100110;/=7,b1101101;/517161724,b111:Y_r_2二4,b1000:Y_r_2二7,b1111111;/二7,b1101111;/9175A1764,b1011:Y_r_2二4,b1100:Y_r_2=Tb0111001;/=7,b1011110;/d179E1804,b1111:Y_r_2=defau1t:Y_r_2=7,b000