采用可编程器件CPLD实现ARINC429收发电路与接口板的通信设计.docx

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1、采用可编程器件CP1D实现ARINC429收发电路与接口板的通信设计PCIO4总线系统是一种新型的计算机测控平台，作为嵌入式PC的一种,在软件与硬性上与标准的台式PC(PC/AT)体系结构完全兼容，它具有如下优点：体积小、十分紧凑，并采用模块化结构，功耗低，总线易于扩充，紧固堆叠方式安装，适合于制作高密度、小体积、便携式测试设备，因此在军用航空设备上有着广泛的应用，但也正是PC1O4板的这种小尺寸结构、板上可用空间少给设计带来了一定的困难，所以本设计采用了复杂可编程器件CP1D,用CP1D完成了PC1o4总线与429总线通讯的主要电路，大大节省了硬件资源，本文着重介绍了CP1D部分的设计。1、

2、系统总体设计CP1D是一种复杂的用户可编程逻辑器件，由于采用连续连接结构，易于预测延时，从而使电路仿真更加准确。再加上使用方便的开发工具，如MX+P1USIKQUartUS等,使用CP1D器件可以极大地缩短上显开发周期，给设计修改带来很大方便。本论文描述了利用开发工具MAX+P1USH实现CP1D处理ARINC429数据通信。系统设计方案如图1所示。图1系统设计方案ARINC429收发电路部分，由两组3282和3182芯片构成,其中每组芯片实现二路接收、一路发送，其中的控制值号均有CP1D编程产生：在CP1D部分，D0.O.15为16位双向数据总线，实现AR1NC429收发电路与PC1O4总线

3、接口之间的数据通信，1016为16位芯片选择信号；在PCI04总线接口部分，XD0.。.15为16位双向数据总线，XA1.O.9为地址总线，连接CP1D,进行选片操作，X1Q1和X1oW为IO读写信号，XAEN是允许皿控制地址总线、数据总线和读写命令线进行DMA传输以及对存储器和I/O设备的读写。2、系统硬件组成429的PC104总线接旦板的硬件组成框图如图2所示，主要包括AR1NC429收发电路(HS3282和HS3182芯片组)、CP1D429板与PC机的接口总线PCI04总线、与外部的429接口迦16插座、中断控制开关等，其关系如图2所示。PC104总联图2硬件组成本接口板元器件布局如图

4、3所示。图3429的PCIO4接口板元器件布局3、CP1D内部功能及实现3.1 开发流程描述本系统中的CP1D使用A1Iera公司的MAX700OS系列可编程逻辑器件中的EPM7128SQC1Oo-6型号，从最初的电路设计思想到MAX+P1USII的波形仿真,再到CP1D芯片编程结束要经过的一般开发流程如图4所示。HrMAX-P1US口开发环境中完成图4开发流程3.2 CP1D中的模块设计本设计中CP1D的功能是实现ARINC429收发电路与接口板的接口总线PC104总线的数据通信。其功能模块可以分为6部分，以下逐一介绍各模块的功能及其实现的方法。(1)产生AR1NC429控制器HS3282所

5、需的TTC1K时钟信号模块TTe1K即发射器时钟信号，本设计中该信号有480KHZ和1MHZ两种可选频率，是由一个48MHZ的晶振提供信号给CP1D,然后由CP1D编程产生480KHZ和IMHZ两种信号以备选择。该模块用图形编辑的方式实现。要产生3282所需要的480KHZ信号需要对输入48MHZ信号进行两次10分频，要产生1MHZ信号需要对输入信号进行6分频再8分频。6分频电路采用3个JK触发器实现，8分频电路采用74393实现，10分频电路采用7490实现。(2)产生复位信号/MR和控制发射器使能信号ENTX的信号ENT模块/MR是对3282的主复位信号，/MR将直接送到HS3282,而E

6、NT将送到另一模块中，用于控制发射器使能信号ENTX的产生，ENTX=ENT*TXR,其中TXR为发送缓冲区空标志。该模块也采用电路设计输入方式。其电路主要由4个D型触发器741S74芯片来完成。输入为总线驱动器的前4个输出,即DOD3,时钟脉冲为产生HS3282读写信号模块的一个输出信号/WR3,输出为两个HS3282的复位信号/MR1和/MR2以及ENT1和ENT2。本模块具体实现电路如图5所示。DF1IP-F1OPSIpRNIDIC1RNIQIC1KIQN2PRN2Q2DIQN2C1RN2C1K7474IPRN-IDIC1RNIQ-IC1KIQX2PRN2Q-JD2QX2C1RNJC1K

7、DF1IP-F1OPSIDIC1RNIC1K2PRN2D2C1RN7474IPRN7474IPRNIDIC1RNIC1KKIPRN2D其JC1RN2C1K2C1KuDF1IP-F1图5产生复位信号MR和ENT信号模块原理表1双向总线驱动器横块的功能表使徐信号E方向D1R操作00XDD0I1XD1岛阳（3）产生片选信号/MCS的模块本模块产生的/MCS信号用于驱动双向总线驱动器，进行数据传输，并用于选片对HS3282进行读写。此模块用一片8位判决电路741S688来实现其功能。其中P5-P1接一组基址选择开关，Q5Q1分别接PC104总线的地址总线的X7X9XA8、XA6和XA5,G接PC1O4

8、总线的地址使能信号端XAEN。只有当XAEN输入为低时，并且P5P1与Q5-Q1的对应端相等时，输出为低，才有效。（4）双向总线驱动器模块该模块实现AR1NC429收发电路与接口板的接口总线PC104总线的16位数据传输。该模块设计过程为，先用VHD1设计输入方式设计两个单向三态数据收发器,然后用电路设计输入方式，将两个单向数据收发器合成为一个双向数据收发器。双向总线驱动器模块产生其一个单向三态数据收发器(TRI_GATE1)的VHD1语言设计如下1ibraryieee；useieee.std1ogic1164.a11；entitytri_gate1isport(a,a1,a2,a3：inst

9、d_1ogic；a：instd_1ogic_vector(15downto4)；en：instd_1ogic；b,b1,b2,b3：outstd_1ogic；b：outstd_1ogic_vector(15downto4)：DO,D1,D2,D3：outstd_1ogic)；一向模块2中送数据的4个输出端endtri_gate1；architecturebehavoftri_gate1isbeginprocessbeginifen=Tthen-EN为高电平时收发器有效b二aO；b1二a1；b2二a2；b3二a3；b二a；DO=a;D1=a1；D2=a2；D3=a3；e1se-EN为低时高阻状态

10、b二一Z；b1=-Z；b2=-Z；b3二Z；b=ZZZZZZZZZZZZ”；endifendprocess；endbehav；产生另一个单向三态数据收发器（TRI_GATE）的VHD1语言与此类似，只是少了D0D3的输出部分。两个单向三态数据收发器构成双向总线驱动器的电路设计如图6所示（D（1oUtD3_oUt作为图5中的D0-D3输入）（5）产生HS3282读信号与写信号和ENTX使能信号模块本模块要实现的功能是产生HS3282的读写信号和发送使能信号及一个送入PC1O4总线的输入输出16位芯片选择信号/1016。该模块用VHD1语言输入，其相应的VHD1语言如下1ibraryieee；us

11、eieee.std1ogic1164.a11；entityga14243isport（MCS,XIOW,XIOR,A1,A2,A3,A4,ENT1,ENT2,TXR1,TXR2：instd_1ogic；WRO,WR1,WR2,WR3,WR4,WR5,WR6：outstd_1ogic；RDO,RD1RD2,RD3,RD4：outstd_1ogic；1016,ENTX1,ENTX2：outStdJogic)；endga14243;architecturebehavofga14243isbeginprocessbeginWR6=XI0WorMCSorA4or(notA3)or(notA2)orA1；

12、WR5(=XIOWorMCSorA4or(notA3)orA2or(notA1)；WR4=XI0WorMCSor4or(not3)orA2orA1；WR3=XI0WorMCSorA4orA3or(notA2)or(notA1)；WR2=XI0WorMCSorA4orA3or(notA2)orA1；WR1=XIOWorMCSor4orA3orA2or(notA1)；WRO=XI0WorMCSorA4orA3or2orA1；一产生写信号ifMCS=0then1016=MCS;e1se1016=Z;endif；RD4=XIORorMCSor(notA4)orA3orA2；RD3=XIORorMCSo

13、r4or(not3)or(notA2)；RD2=XIORorMCSorA4or(notA3)orA2；RDI=XIORorMCSorA4orA3or(notA2)RDO=XIORorMCSorA4orA3orA2；一产生读信号ENTX1=ENT1and(notTXRD；ENTX2(=ENT2and(notTXR2)；一产生发送使能信号endprocess；endbehav；(6)中断控制模块本模块用于实现中断控制操作，有一个接收迷满便产生中断，产生中断时亦能判断出中断源。该模块是用VHD1输入方式产生的，其相应的VHD1程序如下1ibraryieee；useieee.std1ogic_1164

14、.a11；entityU32isport(TXR1,DR11,DR12,TXR2,DR21,DR22,RD4：instd_1ogic；DO,D1D2,D3,D4,D5,INT：outstd_1ogic)；endU32；architecturebehavofU32isbeginprocessbeginifRD4=0thenDO二notDR11：D1=notDR12；D2=notDR21；D3二notDR22；一产生中断时用来判断哪个接收器满D4二TXR1；D5二TXR2；一用来判断哪一个发送缓冲区空e1seDO二Z；D1iV；D2二iV；D3二iV；D4二iV；D5=iV；endif；INT二not(DR11andDR12andDR21andDR22)；一有一个接收器满便产生中断endprocess；endbehav；3.3 CP1D程序的下载各输入模块经过编译处理，根据其相互关系连结，再通过功能仿真和时序仿真确认无误后，对各输入输出端且进行管脚分配。当整个设计完成时，MAX+P1USII将生成一个文件(.pof),该文件通过下载电缆从JTAG口传送到PC1O4板上的CP1D芯片内部。