采用FPGA和通用DSP相结合实现视频图像采集系统的设计.docx

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1、采用FPGA和通用DSP相结合实现视频图像采集系统的设计引言1964年美国JP1实验室处理了太空船“徘徊者七号”发回的月球照片，标志着数字图像处理技术开始得到实际应用。随着基于实时图像处理的视觉测量理论及应用技术的迅速发展，可独立运行的视频信号数字处理平台已成为视觉测量领域的一个发展趋势。本文主要研究高速实时图像处理系统中的图像采集、处理技术，采用FPGA和通用DSP相结合的方法,充分发挥FPGA加通用DSP结构的灵活性及实时处理能力。1、系统设计图1为系统硬件结构框图。图1系统硬件结构1.1 硬件设计方案系统采用两片I1公司的TMS320C6416为核心处理器,最大峰值速率为9600MPS,

2、DSPA的64bitEMIFA连接FPGA与片外大容量SDRAM,并可与FIFO无缝连接；16bit的EMIFB连接片外8MF1ASH存储器，用于加载DSP的启动信息与FPGA的初始化配置。增强型直接存储访问控制器(EDMA)与串行多通道缓冲串口(MCBSP)可用于构成FPGA与DSP之间的控制通道以及两片DSP之间的控制信号传输通道。FPGA连接两片C6416的64bit133MHz的EMIFA总线，或通过McBSP口相连。在FPGA的存储扩展结构上，可连接两组片外存储器2MB的快速SBSRAM和32M的咽SDRAM,这种双存储机制能够在增强运算的协处理能力及灵活性方面得到一定程度的优化。例

3、如SBSRAM提供的线性存储模式，可用于在进行类似于快速FFT运算时开辟一个面向分块的信号处理模式。由于C6416具有32bit33MHz的PC1总线接口，支持PCI2.2规范，最大传输速率达到132MBs,系统采用PC1桥Q15604连接主机与1oCa1Bus,总线搭载两片C6416和FPGA,并可选择搭配全局存储器(GIOba1SDRAM)O两片C6416的数据传输可通过双口RAM或经EMIF与FPGA内建的FIFO进行双向传输，两片C6416在运算处理方面可以用流水线的方式并行计算，也可由基于总线的突发模式(BU型1MOde)进行数据处理。1.2 视频图像采集本系统采用SAA7111A作

4、为前端视频解码器，由于采用了些总线接口标准，在这里我们将I2C总线的拴制电路集成到FPGA内部1,如图2。地址译码器产生相应的读/写操作地址，写移位室在圈将地址信息或数据信息经过并/串转换后发送到SDA上；读移位寄存器将SDA上接收的数据存入双向数据锁存器。：；侈忖寄存器，；钟(人出芥tr,马说应TT匕GC总研n逻:1_局K地N的ZU隼什岫据图2FPGH内建C包,沟1.3 视频图像处理SAA7111A对输入的PA1格式的模拟图像进行A/D变换，由FPGA完成在隔行采样方式下对FIFO的逻辑时序控制，包括SAA7111A输出的行、场同步控制信号。在图像的帧存储过程中，利用同步信号(RTS0、VR

5、EF.HREF)实现对采集起止点的控制，SAA7111A与SN74V235起止的接口方式如图3。由于SAA7111A没有理枣的写便熊信号，因此，采用VERF和HREF的逻辑与非关系(死IV=VERFHREF)作为SN74V235的归当帧图像存入帧锁存器后，由FPGA发出控制信号，逐行写入到F1Fo中，达到半满(HA1F_FU11)状态后，发出REAY信号，由DSPA以皿方式通过EM1FA口读出一行薮据，同时考虑到FIFO与SDRAM共用EMIFA总线，因此该步骤只需一次操作便可完成。VREFHREFSAA7111A11C2VPo0:15JrENSN74V235WC1KD015图3SAA7111

6、AtjS.-8接U1.4 FPGA与DSP之间的连接DSP通过EM1F接口总线连接到FPGA,EMIFA口的数据线、地址线、片选信号等与FPGA的I/O连接，将FPGA内部存储器映射到DSP地址空间，实现高速数据交换。在FPGA内部构建基于F1FO方式的EMIF接口模式，片使能信号CE和异步输出使能信号标用于产生FIFO的读、写使能信号。同时，Xi1inxVirteX系列FPGA内部集成B1OCkRAM,可以配置成两个遍且完全独立的真正的双口RAM0双端口B1ockRAM的一侧被用来实现与DSP的通信,另一侧用于实现与FPGA内部逻辑电路与FPGA嵌式处理器的通信3。1.5 DSP与主机、双D

7、SP间的通信主机可通过桥接的PCI总线直接访问DSP资源，DSP对主机的访问则采用DMA方式以主模式访问上位机。同时DSP与SDRAM之间也以DMA方式进行200MBs的数据传输。在大数据量情况下考虑实时性因素，两片C6416之间通过全双工串行多通道缓冲串口McBSP进行控制信号的传送，通过两片C6416的EMIFA口连接至FPGA的EMIF总线接口，可达到800MBs的数据传输速率。因此，该设计在双DSP之间以及与主机的通信方面是灵活的。DSPA的EM1F存储空间地址分配如表1。表1DSPA的EMIF存储如间分收存储空间存储资源地位段EhQFAIstextuIprogrammemoIM)00

8、000000-OOOFMhi1ENf1FACEOSDRAMt64M)COOOOOO-S3FFFFFFENOFACE1FPGA256M)900000009FFFFFFFEXFBCEO1-2F1ASH600005，03FFFFFEXFBCE11/2F1ASH(4M64WXk,43FFFfF2、软件设计及实验测试使用TI公司的CCS集成的C/也开发环境，仿真测试通过后经PCI总线写入相应存储器。Pe1驱动程序开发在WineIOWS2000视窗环境下，采用NUMega1ab公司提供的DriverStudio,T1公司提供的A已_函数包，实现诸如中断控制、1/0设置等功能。2.1FFT算法测试U2-1而

9、I(2x采用M为2的整数次嘉FFT算法算法。依据（1）、（2）两式，一个M点的离散FFT可以只计算M/2点的离散FFT,对于M=2r个点的离散FFT运算，需要进行r轮递推排序，每轮有（M/2）r=（M/2）IbM次乘法和MIbM次加法，整个运算次数可减少到尸M/2)=1X(u)-碎尸式)2基于C6416的单、双DSP在处理二维FFT和一维FFT、IFFT的运算时间比较见表2。试验结果表明，该系统完成FFT算法测试的运算速度较快，能够满足实际应用的要求。表2一雄FFnIFFT与维FFT.运算时间比较一维FFT1)IFFTFFT门8点256*3”32点126,128点华DSP65s116s6.3m

10、s454msDSP43s81s工8皿2.2改进1OG边缘检测算法测试以1ENA图片（图4-a）加入噪声后的图像（图4-b）为测试目标，首先将图像灰度等级映射为8级，分别计算Oo、45o、90o和135o时的灰度共生矩阵，并以其惯性矩阵特征值的平均值作为目标图像滤波层的惯性矩阵特征值，进行三次循环操作，即对前一次得到的高斯滤波图像进行相同的运算，从而依次得到三个惯性矩阵平均特征值：。1、。2、3,满足不等式（。2-。3）V（1-2）,为了不产生过多的计算量，将经过滤波的图像（图4-c）,以。3=1.5337作为1oG算子的空间系数，得到反色后的边缘检测图像（图4-d）o图1边缘检测算法测试实验结果表明，在该系统平台上进行改进1OG算子的边缘检测方法能够取得较好的效果，基本上可无延迟的输出边缘图像，满足处理任务的实时性要求。3、结束语本文作者创新点：本设计所提出的基于PCI总线的DSPX2+FPGA的实时视频图像处理平台能够满足大多数实时图像处理任务，以FPGA作为协处理器的方式一方面缓解了DSP的运算压力，同时也增加了该系统的灵活性，并通过对系统结构的优化，使得该系统能够作为一款结构紧凑，实时性强的高速图像处理平台。责任gt