基于可编程逻辑器件实现数字下变频系统的设计.docx
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1、基于可编程逻辑器件实现数字下变频系统的设计1引言数字下变频DDC(digita1downIonvWr字OnI作为系统前端A/D转换器与后端通用皿器件间的桥梁,通过降低数麻的速率,将低速数据送给后端通用DSP器件处理,其性能的优劣将对整个软件无线电系统的稳定性产生直接影响。采用专用DDC器件完成数字下变频,虽具有抽取比大、性能稳定等优点,但价格昂贵,灵活性不强,不能充分体现软件无线电的优势。FPGA工艺发展迅速,处理能力大大增强,相对于空K,DSP,其具有吞吐量高、开发周期短、可实现在线重构诸多优势。基于这些优点,FPGA在软件无线电的研发中具有重要作用。2数字下变频系统数字下变簪在软件无线电系
2、统中完成的功能结构如图1所示,其中包括直接数字频率合成器DDS(directdigita1synthesizer)数字混频器、FIR滤波器、抽取等模块。原始模拟中频值号经A/D转换器带通采样后得到数字中频信号,输入DDC后先与DDS产生的两路正交本振信号相乘(数字混频),将数字中频搬移到基带。混频后得到的数据率和采样率一致,后级FIR滤波器要达到该处理速率。硬件实现相当困难,因此首先通过抽取模块大大降低数据速率,然后使用高阶FIR低通滤波器对整个信道整形滤波。滤波输出的两路正基带信号交由下一级DSP器件进行处理。2.1混频器的FPGA实现数字混频器将原始采样信号与查找表生成的正、余弦波形分别相
3、乘,最终得到两路互为正交的信号。由于输入信号的采样率较高,因此要求混频器的处理速度大于等于信号采样率。单通道的数字下变频系统需要两个数字混频器,也就是乘法器。XC2V1000器件内嵌64个18X18位硬件乘法器,其最高工作频率为500MHz,因此采用硬件乘法器完全能够满足混频器的设计要求。使用XiIinX公司的MUItiPIierIP核可以轻松实现硬件乘法器的配置。该设计中采用两路14位的输入信号,输出信号也为14位。图2为混频器的结构图。图2混颖器结构图2.2DDS的FPGA实现采用ISE中的IPCORE实现DDS,由于原始信号为607MHz带通信号,经过100MHzMD转换器产生一个中频为
4、40MHZ的信号,将DDS输出频率设为40MHz,产生频率为40MHZ两路正交I/Q信号,并与原始信号混频后产生两路零中频正交信号,实现下变频。其中I)DS参数设置动态范围(SFDR)为80dB;频率分辨率(FrequencyReso1ution)为0.4Hz;DDS输出频率(FreqUenCy)为40MHz0DDS的仿真结果如图3所示。2.3抽取模块的FPGA实现经混频后,到达抽取模块的是两路速率为IOOMHZ,位宽为14位的正交信号,为了更方便处理这两路正交信号,需降低信号速率。该设计中,按照4:1的比例抽取信号,抽取完成后,变为速率为25MHz,位宽为14位的信号。抽取模块的实现是在IS
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