基于FPGA的整数倍分频器设计_1.docx
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1、基于FPGA的整数倍分频器设计1、前言分频器是g设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如AItera的P11,XiIir1X的D11)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过百至设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源,再者这种方式只消耗不多的逻辑单元就可以达到对时钟的操作目的。2、整数倍分频器的设计2.1偶数倍分频偶数倍分频器的实现非常简单,只需要一个计数器进行计数就能实现。如需要N分频器(N为偶数),就可以由待分频的时钟触发计数器进行计数,当计数器从O计数到N/2T时,将输出时钟进行翻
2、转,并给计数器一个复位值号,以使下一个时钟开始从零计数。以此循环,就可以实现偶数倍分频。以10分频为例,相应的VCri1Og代码如下:regc1k_div1O;reg2:0ent;a1ways(posedgee1korposedgerst)beginif(rst)begin复位ent=0;e1kdiv1=0;ende1seif(cnt=4)beginent=0;清零c1k_div1O=c1k_div1O;时钟翻转ende1seent二Cnt+1;end2.2奇数倍分频奇数倍分频因占空比不同,主要有以下两种方法。对于非50%占空比的分频,与偶数倍分频类似,只需要一个计数器就能实现特定占空比的时钟
3、分频。如需要1/11占空比的十一分频时钟,可以在计数值为9和10时均进行时钟翻转,该方法也是产生抽样脉冲的有效方法。相应的VeriIOg代码如下:a1ways(posedgee1korposedgerst)beginif(rst)begin复位ent=0;e1kdiv11=0;ende1seif(cnt=9)begine1kdiv11=c1kdiv11;时钟翻转ent=cnt+1;继续计数ende1seif(cnt=10)begine1kdiv11=c1kdiv11;时钟翻转ent=0;计数清零ende1seent二cnt+1;end对于50%奇数分频器的设计,用到的思维是错位半个时钟并相或运
4、算。具体实现步骤如下:分别利用待分频时钟的上升沿与下降沿进行(NT)/2)/N分频,最后将这两个时钟进行或运算即可。以三分频为例,相应的电路原理图和时序仿真图如图1和图2所示,相应代码如下:regc1k1;reg1:0cnt1;a1ways(posedgee1korposedgerst)beginif(rst)begin复位cnt1=0;c1k1=0;ende1seif(cnt1=1)beginc1k1=”c1k1;时钟翻转cnt1=cnt1+1;继续计数ende1seif(ent1=2)beginc1k1=1k1;时钟翻转cnt1=0;计数清零ende1secnt1二Cnt1+1;endre
5、gc1k2;reg1:0cnt2;a1ways(negedgee1korposedgerst)beginif(rst)begin复位cnt2=0;ende1seif(cnt2=1)beginc1k2二c1k2;时钟翻转cnt2=cnt2+1;继续计数ende1seif(Cnt2=2)beginc1k2二c1k2;时钟翻转cnt2=0;计数清零ende1secnt2二cnt2+1;endassignc1kdiv3-c1k1ic1k2;或运算Oe1kout图150%占空比的三分频电路原理图Cr1图250%占空比的三分频时序仿真图3、小数倍分频器的设计3.1半整数分频器半整数N+0.5分频器设计思路
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