不太了解FPGA的功能管脚？干货值得收藏.docx

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1、不太了解FPGA的功能管脚？干货，值得收藏屿_的管脚主要包括：用户I/O(UserI/O)、配置管脚、电遮、时钟及特殊应用管脚等。其中有些管脚可有多种用途，所以在设计FPGA电路之前，需要认真的阅读相应FPGA的芯片手册。下面以A1TITa公司的CyC1One系列FPGA为例，介绍FPGA的各种功能管脚。(1)用户I0oI0num(1VDSnumn)：可用作输入或输出，或者双向口，同时可作为1VDS差分对的负端。其中num表示管脚序号。一般在绘制FPGA原理图时，将同一种功能和用途的管脚放在一个框图中，如图2.3所示是用户I/O的原理图。(2)配置管脚。MSE11.0：用于选择配置模式。FPG

2、A有多种配置模式，比如主动、被动、快速、正常、串行、并行等，可以此管脚进行选择。DATAO：FPGA串行数据输入，连接至配置器件的串行数据输出管脚。DC1K：FPGA串行时钟输出，为配置器件提供串行时钟。CSO(I/O)：FPGA片选信号输出，连接至配置器件的nCS管脚。ASDO(I/O)：FPGA串行数据输出，连接至配置器件的ASD1管脚。nCEO：上曩链器件使能输出。在一条下载链(Chain)中，当第一个器件配置完成后，此信号将使能下一个器件开始进行配置。下载链的最后一个器件的nCEO应悬空。asJrwEZMA1caoaJwa(KSOAIXHnIJtte2fi80eao-S9Q32(Wsc

3、wIMuD1CCaUnAkUO-S3fcf12e.-B金QGATk-Jaa-e0e-a-8DJK-8-(40WaA-IkZZUoef1a(8(ZSOW6908Jr-(ffsoA.x-zo1SC3CB8-o-SfiiAxxCMw1ViJaiOi9-*sm3隼tsdIMOIe55dsQHSC,JEk-sspdssJ8-2aA-2存*M-0I0*s1t!o1tees-20AB-OiBSSdz_2Ioit1VTMDf1MWrFJDUNE)KK1VDS23a)KnaVDS3I(1.VOS22n)KMVKEmn06DX1VDS21pKje(1VI2In)D11(DrC1K1)K)MVDSXtMO1MVDS

4、XnjE4IDaVDMF，KXM1VDMaiKX4(1VD3p.KXsaVDSSa)M1vs4pjKM7(1rD4nK*X1VDS3pjnovDsjKnatDKTKO)1O5M1DSKM1VDS)KMS(VW2B)GC1KO/1P1XOKUVDSSIOM(1VDSo9(i.vsk)IQMJ(1VUS(Ir，且WGAJJBtOi(呼6SOA1kXOibf88-r8*zm5UTtWGXKM-6SCTkeS8-s8-MSGA,JJwo-SOTo1-So-8图2.3FPGA用户I/O原理图EHM(1VDSSIb)IOin(1VDSSIa)K7K1VDS5)KMn(1VDSS1a)KWJIEFBJ)IO

5、iTSKN74(1VDS%)IOID(1VDMX)rrc1K4)I0IM(1VS4f)KJ1MK1VIKMr)IOHT(1Vgy)K)tM(1VDSSJe)K)U%I.VIKUf)IUIM(1DKSA)IO143aVD337t)KIOf1VDS5)KHI(1VUSSBf)joo-vyi5R)KIWt1VJuKMSI(1VDS)JOIOt.K1VDSMPIKX40(1VDSMK)i)Q.VDSM*KM51VDSMNr1VDsmpIO1M(1VDSXbOKM3%1VDSnAIotX1VDvINK133(1VI5?2|jIO133(1VDSMK)I30DfC1K5)10131012TrVMERB3,

6、Io1M(1VDS知IOI2X1vIK7K12123(1VDS7mIo1mVDS，)K12IaVDSg1-4VkA1atkJ39W90cSnqN.J我kt-u空窗区用送这层丁!-一1ii-2:-;.一、一,i1,*1I0日康漏日用汨阳日雨昨日安图2.3FPGA用户I/O原理图nCE：下载链器件使能输入，连接至上一个器件的nCEO。下载链第一个器件的nCE接地。nCONFIG：用户模式配置起始信号。nSTATUS：配置状态信号。CONF_DONE：配置结束信号。如图2.4所示是FPGA配置管脚原理图。/B工CONFDONE噗STATUSnCONG4CE(H)32会DATAO-/,(IO)MSEi

7、o5P1C12Q240C图2.4FPGA配置管脚原理图(3)电源管脚。VCCINT：内核电压。通常与FPGA芯片所采用的工艺有关，例如13On1n工艺为1.5V,90nm工艺为1.2V0VCCIO：皿电压。一般为3.3V,还可以支持选择多种电压，如5V、1.8V、15V等。VREF：参考电压。GND：信号地。(4)时钟管脚。VCC_P11：锁相环管脚电压，直接连VCC10。VCCA.P11：锁相环模拟电压，一般通过滤邂!接到VCC1NT上。GNDA_P11：锁相环模拟地。GNDD_P11：锁相环数字地。C1Knum(1VDSC1Knump)：锁相环时钟输入。支持1VDS时钟输入，P接正端，nu

8、m表示P11序号。C1Knum(1VDSC1Knumn)：锁相环时钟输入。支持1VDS时钟输入，n接负端，num表示P11序号。P11num,OUTp(I/O)：锁相环时钟输出。支持1VDS时钟输入，P接正端，num表示P11序号。P11num_OUTn(I/O)：锁相环时钟输出。支持1VDS时钟输入，n接负端，num表示P11序号。如图2.6所示是FPGA时钟管脚原理图。VCC1o9GND1O11/1VCC1O22GNIMOVCCK)51GSD52VeCIo加GNDWV(XiO92GND7I/1VZ1VCCIO112GNMOM1WiVCCIOIM)GND89RVQ1VcCIoIS7GSD9I

9、1VCC1omGND96TOVCCIOIMGNDIo2IvxInQVCCiO209GXDKWIWI11VCCIOBIGNDIII111GNDI29II1TGNDM217|VCaKmGND171I/111Var1KreIGXD190IWVCCIK90GXDI92y4IQQVeaNT97GND199IWVCCNr阳GXD2O5inVccrNTiioGND2I0*IVVcCrKT191GND212VCCIXT198GVD22I11XVCCZKMGD23O刘1匕等力/I打八7U,1切CiiC922$)70加1230577289财23127C1KO(1VDSC1K1P)C1K1(1VDSC1K1n)P1

10、11OuTPaO)P111_OUTn(O)VCCAPiXICI.OIVI)SC12Q240CGNDA_P112羯GNDDPiXO,图2.6FpGA舟*W*%5图2.5FPGA电源管脚原理图图2.6FPGA时钟管脚原理图另外，FPGA的管脚中，有一些是全局时钟，这些管脚在FPGA中已经做好了时钟树。使用这些管脚作为关键时钟或信号的布线可以获得最佳性能。(5)特殊管脚。VCCPD：用于选择驱动电压。VCCSE1：用于控制配置管脚和锁相环相关的输入缓冲电压。PORSE1：上电复位选项。NIOPU11UP：用于控制配置时所使用的用户I/O的内部上拉电阻是否工作。TEMPD1oDEn/D：用于关联温度敏感三极管。