UltraScale架构DDR4 SDRAM接口的秘密.docx

《UltraScale架构DDR4 SDRAM接口的秘密.docx》由会员分享，可在线阅读，更多相关《UltraScale架构DDR4 SDRAM接口的秘密.docx（3页珍藏版）》请在第一文库网上搜索。

1、Steve1eibson,赛灵思战略营销与业务规划总监AdrianCosoroaba和TerryMagee在本月MemCon上给出了关于DDR4SDRAM接口的详细展示，该演示应用于赛灵思U1traSCaIeA11Programmab1eFPGA上。接口设计将DDRSDRAM提升至2400MbPS甚至以上，同时降低接口功耗。为了达到这个目标，赛灵思的工程师们必须将DDR4接口问题放在首位。除了设计将DDR4兼容UItraSCa1eI/OPHY,他们从头设计了DDR4I/OPHY,然后扩展它的性能并支持其他I/O的需求。结果：基本的13位可编程字节通道，这首先是一个DDR4PHY0如果你来自So

2、C的世界，也许不太明白为什么赛灵思需要选择这样做。因为当有成千上万甚至百万个逻辑单元和触发器、几兆的块RAM和数千个DSP片时，由于物理封装的限制只有数百个I/O管脚，所以，I/O管脚是稀缺资源。所以，I/O管脚必须可编程且足够灵活，可覆盖任何可能的I/O使用范围，从DDR4-2400SDRAM驱动库到使1ED闪烁以及其他更多的事情。这就是赛灵思为何如此做的原因。对于U1traSCa1e架构的FPGA来说，我们首先实现了I/O设计的难点一一DDR4PHY,然后再添加一些简单的。结果非常明显，I/O字节通道架构看来如此：INTEGRATEDBYTE1ANEPHYI/OsRESET#DQ8DQ7D

3、Q6DQQKPQKNDQ4DQ3DQ2DQ(1DQ0DMU1traSca1eFPGAI/O字节通道架构逻辑上下一个问题也许是：“为什么13位？”简单的答案是，两个这样的库涵盖26位，这是DDR4命令和地址行要求的。数据行、频闪和预选要求每个字节各另外添加11位，这符合新的13位UItraSCa1eI/O库。.QDR和R13DRAM要求12个I/O行（9个数据行和2个时钟），这也符合13位块结构。任何余下的关键都可编程另作他用。U1traSca1eFPGA的52管脚I/O库封装4个13位字节通道以及两个P11和一个时钟模块，看似如此：两个P11允许你将个库分开，这样就能在你的设计里为两个完全不同的目标服务。关于更多的信息，你可在这里下载MemCOn演讲的PDF关于赛灵思U1traSCaieA11Programmab1eFPGA更多的信息，点击这里。你也许也想观看Adrian的关于该话题的视频，该视频展示了一款驱动DDR4-2400SDRAM的以2500MbPS运行的UItraSCaIeFPGAo见“ReadyforDDR4-2400?Needthebandwidth?Needthe1owerpowerconsumption?Watchthis8-minutevideo,或者开始下面的视频。?Copyright2014Xi1inxInc.