休眠模式电路和使电路进入休眠模式的方法.docx

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1、CN 104143969 A说明书2/5页休眠模式电路和使电路进入休眠模式的方法技术领域0001 本申请涉及电路和方法，特别涉及但不限于休眠模式电路和使电路进入休眠模式的方法。背景技术0002在无线应用产品中，为了降低数字电路在空闲模式（亦称休眠模式）下的功耗，通常使用低频选通时钟并等待用户唤醒事件。但是，随着数字电路尺寸的增加，休目民模式下的功耗不再可以忽略不计。发明内容0003本发明的目的在于提供一种休眠模式电路和使电路进入休眠模式的方法，在数字电路尺寸增加的情况下，亦能降低数字电路在休眠模式下的功耗。0004为解决上述技术问题，本发明的实施方式提供了一种休眠模式电路，其第一电路被配置成与

2、包括模拟电路和数字电路的第二电路通信连接。该第一电路包括：0005 锁定单元，锁定单元被配置成接收锁定使能信号，并响应该锁定使能信号来接收和锁定数字电路的配置信号；0006 休眠单元，休眠单元被配置成接收指示切换进入休眠模式的休眠触发信号，并响应该休眠触发信号，产生关断信号来切断数字电路，而模拟电路继续正常工作。0007本发明的实施方式还提供了第一电路中的一种使电路进入休眠模式的方法，其第一电路被配置成与包括模拟电路和数字电路的第二电路通信连接，该方法包括：0008接收锁定使能信号；0009响应该锁定使能信号，锁定数字电路的配置信号；0010接收指示切换进入休眠模式的休眠触发信号；0011响应

3、该休眠触发信号，产生关断信号来切断数字电路。0012本发明实施方式与现有技术相比，主要区别及其效果在于：0013在数字电路进入休眠模式前，由锁定单元响应锁定使能信号，将数字电路的配置信号锁定。配置信号锁定之后，休眠单元再产生关断信号来切断数字电路，使数字电路能够完全断电,从而可以进一步降低功耗，并且能够保证数字电路被唤醒后可以恢复到原有的配置状态。附图说明0014本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似参考数字标记除详细说明外在各种视图中指示类似部件。0015图1示出了根据本发明一实施例的电路的结构图；0016图1A示出了根据本发明另一实施例的电路的结构图；0017图

4、2示出了根据本发明一实施例的锁定单元的电路图；0018图2A示出了根据本发明另一实施例的锁定单元的电路图；0019图2B示出了根据本发明另一实施例的锁定单元的电路图；0020图3示出了根据本发明一实施例的休眠单元的电路图；0021图3A示出了根据本发明另一实施例的休眠单元的电路图；0022图4示出了根据本发明一实施例的唤醒单元的电路图；0023图4A示出了根据本发明另一实施例的唤醒单元的电路图；0024图5示出了根据本发明一实施例的包含锁定单元和唤醒单元的电路图；0025图6示出了根据本发明一实施例的包含休眠单元和唤醒单元的电路图；0026 图7示出了根据本发明一实施例的包含锁定单元、休眠单元

5、和唤醒单元的电路图；002刀 图8示出了根据本发明一实施例的方法的流程图；0028图8A示出了根据本发明另一实施例的方法的流程图；0029图8B示出了根据本发明另一实施例的方法的流程图。具体实施方式0030现将对本发明的各方面和实例进行说明。为了全面理解和说明这些实例，以下的描述提供了特定细节。但是，本领域的技术人员可以理解，即使没有许多这些细节，也可以实施本发明。0031 此外，一些公知结构或功能可能没有被示出或详细描述，以避免不必要地模糊相关说明。0032图1示出了根据本发明一实施例的电路的结构图；0033如图1所示，第一电路10被配置成与第二电路12通信连接。第二电路12包括模拟电路16

6、和数字电路14。第一电路10包含锁定单元100,该锁定单元100被配置成接收锁定使能信号160,并响应该锁定使能信号160来接收和锁定来自数字电路14的配置信号162o如图1所示，由锁定使能信号160锁定后的配置信号为锁定配置信号160A。第一电路10还包含休眠单元120,该休眠单元120被配置成接收指示切换进入休眠模式的休眠触发信号164 ；并响应该休眠触发信号164,产生关断信号166来切断数字电路14。0034 可选地，如图1A所示，第一电路10A还包含唤醒单元140,该唤醒单元140被配置成接收唤醒信号168,并响应该唤醒信号168来复位锁定单元100和休眠单元120,以对数字邺各14

7、的锁定配置信号160A解除锁定并提供电源给该数字电路14。0035图2示出了根据本发明一实施例的锁定单元的电路图。如图2所示，锁定单元100还包含第一或门102和第一D型触发器（D-type Flip Flop,DFF） 104。该D型触发器也被称为数据或延时触发器，其在时钟周期内某一确定时刻（如时钟上升沿）捕捉D端输入值并在Q端输出该值。在其它时刻，该Q输出不变。第一或门102的第一输入端被配置成接收锁定使能信号160o第一或门102的第二输入端与第一D型触发器104的Q端连接。第一或门102的输出端与第一D型触发器104的时钟端连接。该第一D型触发器的D端与被视为逻辑“1”的电源（Vdd）

8、连接。第一 D型触发器104的Q端包括锁存信号106o0036在正常有效运行中，锁定使能信号160被设置为0,上述配置信号不被锁定。当配置信号需要被锁定时，例如第一电路接收到休眠触发信号164时，锁定使能信号160则变为3CN 104143969 A说明书5/5页lo上述时钟端（Clock Port,CK）从0变为1,也即时钟上升沿时，上述D端口的值，即被视作逻辑“1”的Vdd,被捕捉并从Q端输出。因此，Q端的值，即锁存信号106,变为1。003刀在另一实施例中，如图2A所示，锁定单元100A还包含第二或门108、第一延时单元110和D型锁存器112, oD型锁存器112具有数据输入端（D）和

9、使能信号端（有时被称作时钟端或输入控制端，由图2A中C/E表示）。当使能端输入有效时，信号直接从锁存器的D输入端传输到Q输出端。第一延时单元110被配置成延迟锁存信号106o第二或门108的第一输入端与第一延时单元110的输出端连接。第二或门108的第二输入端与数字电路14的配置信号162连接。第二或门108的输出端与D型锁存器112的D端连接。锁存信号106被传输到D型锁存器112的时钟/使能（C/E）端。D型锁存器112的Q端被配置成将数字电路14的锁定配置信号160A输出到数字电路140 0038如图2A所示的电路中，由于D型锁存器112低电平有效，在正常有效运行中，锁存信号106被设置

10、为0,则D型锁存器112的Q端值等于D型锁存器112的D端值，因此，配置信号162将透明地通过该D型锁存器。但是，当锁存信号106变为1时,D型锁存器112被锁住，其Q端值不变。0039在另一实施例中，如图2B所示，锁定单元100B还包含第一反相器118、第一通道金属氧化半导体（N-channel Metal Oxide Semiconductor FET, NM0S）114 和第二 NM0S116。第一反相器118输入端被配置成接收锁定使能信号160,第一反相器118的输出端与第一NM0S114和第二NM0S116的共栅极连接。第一NM0S114的漏极与第一或门102的第一输入端连接。第一

11、NM0S114的源极、第二NM0S116的源极和漏极都连接到地（被视为逻辑“0”的GND）。当锁定使能信号160从逻辑1变为逻辑0时，第一反相器118、第一 NMOS114和第二NM0S116被配置成提供通道以快速放电。因此，从逻辑1到逻辑0的转换速度很快，0和1之间的中间态是短暂的。0040图3示出了根据本发明一实施例的休眠单元120的电路图。休眠单元120还包含第三或门122和第二D型触发器124o第三或门122的第一输入端被配置成接收休眠触发信号164o第三或门122的第二输入端与第二D型触发器124的Q端连接，第三或门122 躅出端与第二D型触发器124的时钟端连接，第二D型触发器12

12、4的D端与电源（Vdd,被视为逻辑“1”）连接，并且第二D型触发器124的Q端包括关断信号166O0041 图3A示出了根据本发明另一实施例的休眠单元120A的电路图。如图3A所示，休眠单元120A还包含第二反相器132、第三NM0S134和第四NM0S136。第二反相器132 惭入端被配置成接收休眠触发信号164,第二反相器132的输出端与第三NM0S134和第四NM0S136的共栅极连接。第三NM0S134的漏极与第三或门122的第一输入端连接。第三NM0S134的源极、第四NM0S136的源极和漏极都连接到地（GND,被视为逻辑“0”）。0042图4示出了根据本发明一实施例的唤醒单元14

13、0的电路图。如图4所示，唤醒单元140还包含第一与门144、第三反相器146、第四反相器148、第三D型触发器150、第二延时单元152和第四或门154。第三反相器146的输入端被配置成接收唤醒信号168,第三反相器146的输出端与第三D型触发器150的时钟端连接。第三D型触发器150的D端与电源（Vdd,被视为逻辑“1”）连接。第三D型触发器150的Q端与第四反相器148的输入端连接。第四反相器148的输出端与第四或门154的第一输入端连接。第四或门154的第二输入端被配置成接收唤醒信号168。第四或门154的输出端与第二延时单元152的输入端连接。第二延时单元152的输出端与第一与门144

14、的第一输入端连接。第一与门144的第二输入端接收上电复位信号174。上电复位信号174在整个芯片上电时复位。第一与门144的输出端与第三D型触发器150的复位端连接。其中第四或门154的输出端包括唤醒复位信号156o第二延时单元152被配置成对唤醒复位信号156进行延时，然后传输该被延时的唤醒复位信号156到第三D型触发器150的复位端。0043唤醒复位信号156被用于产生复位信号。在正常有效运行中，唤醒复位信号156被设置为1。如果唤醒事件发生，唤醒信号168被设置为0,并被输入到反相器146。经过反相器146之后，信号变为1。当1被输入到D型触发器150的时钟端，产生一个上升沿，于是D型触

15、发器150的Q端输出lo经过反相器148反相后，0由反相器148输出，并被输入到第四或门154的第一输入端。由于唤醒信号168被输入到该第四或门的第二输入端，因此第四或f j 154的输出端为0o0044 图4A示出了根据本发明另一实施例的唤醒电路140A的电路图。如图4A所示，唤醒电路140A还包含第二与门142。第二与门142被配置成通过第一输入端来接收唤醒信号168,并通过该第二与门142的第二输入端来接收唤醒使能信号170o第二与门142的输出端与上述第三反相器146连接。因此，当唤醒使能信号170被设置为1时，唤醒信号168信号被启用，即唤醒信号168的值将对唤醒复位信号156产生影响。具体地说，当唤醒使能信号170被设置为1且唤醒信号168被设置为0时，产生唤醒复位信号156o否则，如果唤醒使能信号170被设置为0,那么唤醒信号168信号被禁用。即不管唤醒信号168为0还是1,唤醒信号168都不产生唤醒复位信号156o0045