如何让FPGA更好地进行定制化.docx

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1、如何让FPGA更好地进行定制化为何eFPGA比标准FPGA更高效?主要有如下三大原因。原因1。如下图，传统FPGA构架中，周围的红色边框放置可编程I/O、高速SerDeS及各种接口控制器,这些会占有30%40%面积。如果做成嵌入式FPGA,这些面积可以省掉。下图公式展示的FPGA和片芯面积的比例。核心逻辑设计，各构存佬器，DSP.以及布线可编程10,SerDeSA及各接IJ控制器（X1YI）=FPGA内核（X2Y2）片芯面积050%图：核心电路与边缘电路的比例那么为何Speedcore比标准FPGA更高效？原因2。微软在其有关CataPU1it项目（注：某云加速与计算项目）的白皮书中介绍了一种

2、云规模的加速架构。其中增加了一些术语，有SheII（壳）和应用。SheI1是I/O及电路板相关的逻辑电路，应用是在核心逻辑上实现的核心应用。在此研究中，这些SheI1一旦固定到应用中，这些可编程不能被可编程（即固定下来了）。另外，核心应用是会改变的。因此如果拿掉SheI1,会节省44%的面积。PGAIO!*She1T)PGAIO壳(SheH)应用逻辑电路(App1ication1ogic)图：如果去掉SheI1,会节省近一半的面积（注：左右两图的左上角均为“FPGA10）原因3。在把She11剥去的基础上，又增加了自定义的CUStomb1ock,这是由客户自定义的，分布在SPeedCOre架构

3、之中，有了这种CUStomb1ock,面积会缩小75%,同时有更低功耗和更高的性能。Standa1oneFPGAE1iminateShe111ogicFPGA10inASICSpeedcorewithCustomB1ocks基于以上三个原因，即裁剪了FPGA的可编程I/O,SheI1资源去掉，另外提高了customb1ock,因此片芯面积大大缩减（如下图）。图：与独立FPGA相比，把SPeedCore的三个优势*hronix公司不久前推出的定制化的SPeedCOrecustomb1ocks（定制模块）,以实现最小的片芯面积，提供AS1C级的性能,去构建独立FPGA甚拉无法提供的功能。AChrOrIiX作为FPGA的后来者，今年也要跨入1亿美元俱乐部。新产品Speedcore推出一年已占营收1/4,未来三年将占半壁江山。在夹缝中生长,Achronix的商业模式就是不走寻常路。