以较低的设计和生产成本推广到其他光子计数器的设计和实现.docx

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1、以较低的设计和生产成本推广到其他光子计数器的设计和实现门光子计数器是量子娃实验中单光子探测常用的数据采集设备，用于收集单光子探测器探测到的单个光子信号。由于不同的场合需要用到不同的计数模式，商用的计数器往往难以满足具体的需求，或者造成采集效率低下。系统采用的是一种基于MicroB1aze系统FS1总线的可扩展计数器设计架构，该架构能够灵活的添加不同的计数功能，并通过统一的FS1总线和MiCrob1aZeCPU与PC通信。在该架构的基础上实现了针对量子单自旋调控实验中常用的计数模式。系统所采用的设计和实现方式可以推广到其他光子计数需求中，并具有较低的设计和生产成本。0引言光学领域尤其是量子光学领

2、域的实验常常需要进行单个相干光子的探测用于实现实验数据的采集。一般常用的配置是一个单光子探测器加上一个门光子计数器，其前端的单光子探测器用来收集光子信号，每探测到一个光子产生一个TT1脉冲，后端的门光子计数器用来记录该TT1上升沿数目并且与PC等其他器件通信或者同步。APD的工作方式相对简单，而门光子计数器则由于具体实验需求不同而要求不同的工作方式，很难有一种通用的计数模式能够满足各种情况的需求。由于成本限制，功能固定的计数器往往因为没有广阔的市场而造成价格很高。另一方面，工和科研界购买的商用计数器往往无法满足自己的具体需求而导致工作效率低下，甚至无法满足要求。所谓门光子计数器就是针对单自旋量

3、子调控实验研究中对单个光子探测的需求所研制的。单自旋量子调控是对晶体中的缺陷，如量子点和金刚石色心进行控制，其信号读出一般是通过自旋发生的单个光子进行探测实现的。在此类实验中常用的技术有三种：门光子计数、定时计数和相关函数测量。文中所述的系统建立了一种可扩展的通信和控制架构能够添加不同方式的计数功能。1系统结构设计整体系统结构示意图如图1所示，通过PC机的以太网口实现与计数系统的数据通讯与命令传输，PC机将工作模式选择等命令通过网口向系统发送，而系统将在不同模式下的计数值及计数状态等数据通过网口发送到PC机，交由PC机对数据进行处理。系统的主芯柱采用XiIinX的SPARTAN3E系列的XC3

4、S500Eo系统的光子计数输入由两个BNC接旦引入，这两个接口可以由FPGA进行配置，使光子计数器以不同的模式进行工作。系统的固件烧写在F1ASH芯片内，SDRAM提供了大容量存储空间,用于运行时装载MiCrobIaZe软核代码、计数应用代码以及存储计数的数据。廿图累钱系统工作结构示急图系统以FPGA为处理中心，实现各种工作模式，其功能框图如图2所示。功能模块主要包括软核MiCrob1aze、对外部存储器的接口MPMC、以及需要设计实现的Counterpu1seIP核。在CoUnterPU1SeIP核与处理器软核之间,采用了FS1总线进行连接，实现由Microba1ze对Counterpu-I

5、se核的配置，以及由Counterpu1se核到Microb1aze的数据传输。F51.VM.MPMCModu1oInterface系统工作时，由MiCrobIaZe软核通过网口接收由PC机发送来的命令，根据命令，通过一路FS1总线对光子计数IP核进行工作模式的选择和配置。计数IP核对外部计数源进行计数，计数的结果和状态数据通过另一路FS1总线发送到Microb1aze软核，由Microb1aze软核将该数据在DDRRAM内进行缓冲，并通过网口将这些数据最终发送给PC机，由PC机进行分析处理。系统有三种工作模式：模式一：使能计数，使能信号有效时（高电平有效），对光子计数输入的计数脉冲信号进行计

6、数；模式二：定周期计数，根据设定的计数周期，对光子计数输入的计数脉冲信号进行计数；模式三：启动和停止信号分开的计时，根据输入的计数启动信号和计数停止信号（均为上升沿有效），进行以系统基频为基准的计时，以实现函数测量。2系统设计实现2.1系统硬件框图计数系统硬件结构如图3所示，由FPGA、64MB的DDR存储器、16MB的F1ASH存储器和IOM/10OM以太物理层（PHY）等组成。系统工作时，由PC机通过网口发送命令到FPGA,FPGA内部的Microb1aze软核配置计数IP核的工作模式，由FPGA通过两路BNC接口对外部计数源进行计数，并将数据在DDRRAM内进行缓冲，最终将这些数据通过网

7、口发送到PC机。2.2主要元器件介绍2.2.1FPGA芯片及其配置芯片选用FPGA选用Xi1inx公司的Spartan-3E系列XC3S500E,采用先进的90nm制造工艺生产，其器件密度为50万门。SPartan3系列的FPGA是XiIinX公司专门针对大容量、低成本需求的蚯设计而开发的，可支持多种电平的I/O标准；含有丰富的逻辑资源。XC3S500E具有360kbits的块RAM、73kbits的分布式RAM、10476个逻辑单元、20个18X18的乘法器和4个匹M时针管理模块。FPGA的配置芯片选用的是Xi1inx公司的在系统可编程配置芯片XCF04S,该芯片可为XC3S500E提供易于

8、使用、成本低且可重复编程的配置数据存贮方法，该芯片支持IEEE1149.1标准的JTAG边界扫描测试和编程。在本系统设计中，XCF04S主要存放用于引导Microb1aze软核及应用程序的引导代码。2.2.2存储芯片系统使用的RAM是MiCronTeChno1ogy公司的DDRSDRAM(MT46V32M16),是一片容量为512Mbit(32MXI6)的16位总线宽度存储芯片，用于上电后加载MiCrob1aZe软核代码和应用程生代码，以及对计数数据进行缓冲。F1ASH芯片是Inte1StrataF1ashpara11e1NORF1ash,型号为28F256J3,存储密度为256Mbit,在本

9、系统中用于保存Microb1aze软核代码和应用程序代码。3功能设计实现3.1基于EDK的FPGA软核Microb1aze的应用设计实现系统设计工具主要采用Xi1inx公司的嵌入式开发套件EDK,它是用于设计嵌入式处理系统的集成解决方案。它包括搭建硬件平台的XPS和进行软件配置的SDKoMicrob1aze是Xi1inx公司推出的32位软处理器核，支持CoreConnect总线的标准外设集合。MiCroBIaZe处理器运行在150MHZ时钟下，可提供125D-MIPS的性能，这种高效的软核在本系统中可用于实现处理器功能，实现对计数IP核的配置，以及支撑Xi1inX的C1oCkgeneratOr

10、、E1hernet等IP核。系统对计数器的实现采用恒山1语言将计数功能编写为IP核，将其通过FS1总线挂在Microb1aze软核上，以实现计数功能。3. 2通讯协议Microb1aze到计数IP核之间的通讯数据定义如下：312010t81015St各，式下的90计IMKW选播Mh，式】O1a式2100.横式3itft*ft.低科效下沅/U；:，-i图4从MiCrob1aZe到计数IP核的JIf1讯讲议itd外敷横K速绊001:式1016K2g0式3图5从计数IP核到MiCTob1AZe的通讯新议计数IP核到MiCrobIaZe之间的通讯数据定义如下:3.3计数IP核的设计实现3.3.1计数I

11、P核的结构计数IP核采用Veri1Og硬件语言编写，其结构如图6所示，顶层文件counterpu1se3对接口进行配置，并根据FS1总线上的命令参数选择工作模式，pu1secount1pu1secount2和pu1secount3分别是3种工作模式的代码实现，fs1oprt是与FS1进行接口的代码。3.3.2与FS1总线接口fs1opn.v的代码完成与FS1总线接口功能。FS1总线是单向点对点的通道，它用于完成任意FPGA中两个模块的快速通讯。FS1总线是基于FIFo的，基于非共享的无仲裁通信机制，它的深度是可以设置的，最大可以到8k,具备高速的通信性能，其结构如图7所示。由于FS1总线是单向

12、的，所以系统中采用了两条FS1总线，实现MierobIaZe到计数IP核之间的双向通讯，计数IP核在面对两条FS1总线时，担当的分别是MASTER（主）和S1AVE（从）两种角色。因此，fs1oprt.v的代码应该同时满足与FS1总线接口的读和写时序。读写时序如图8和图9所示。图8FS1总统写时序图3.4计数IP核和FS1总线的在EDK中的连接实现为了能使用FS1总线，首先应该在XPS图形界面中对Microb1aze进行配置，在Buses中将NumberofFS11inkS设置为I0再在IPCata1og中将FS1总线加入到工程中两次。在计数IP核编写后并综合通过后，将该IP核导入到XPS工程

13、中。在XPS中，分别对MiCrObIaZe和计数IP核的MFS1和SFS1进行连接,将Microb1aze的MFS1端连接到计数IP核的SFS1端，反之将计数IP核的MFS1端连接到MiCrObIaZe的SFS1端。并在system,mhs中进行如下配置：BEGINfs1_v20PARAMETERINSTANCE=fs1_v20J)PARAMETERHW_VER=2.11.bPORTFS1C1k=dcn-c1s,ENDBEGNfs1v20PARAMERINSTANCE=fs1_v20_1PARAMETERHW-VER=2.11.bPARAMETERC-FS1DEPTH=128PORTFS1_C

14、1kdcm1k_sENDBEGINunterpu1se3PARAMETERINSTANCE=COunterPi1se3J)PARAMETERHW_VER1OO.aBUSjNTERFACESFS1=fs1_v20_0BUSJNTERFACEMFS1=fv201PORTFS1/1k=dcm_c1k_sPORTCounterc1k=demnoc；=1C1KFXPORTs1jn=net_s1jnPORTs2en=nets2en.JEND由于从计数IP到MiCrobIaZe方向数据量较大，所以对FS1总线的深度进行了配置，如上述代码中，PARAMETERC_FS1_DEPTH=128,被配置为128级深度。4结论在系统的设计中，光子计数IP核与Mierob1aze软核之间通过FS1总线进行通讯，并且对FS1总线上的FIFO缓冲进行了深度扩充，大大增强了光计数数据的传输可靠性。由于系统将门光子计数的三种模式，以IP核的方式实现，相对于市场上商用的计数器来说，实现方式灵活，易于配置和扩展，这种方式为门光子其他可能潜在的计数需求留下了扩展的基础，并具有较低的设计和生产成本。