一种基于FPGA的PXA270外设时序转换接口设计.docx
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1、一种基于FPGA的PXA270外设时序转换接口设计1引言ARCNET协议应用于高速动车组列车通信网络时,产生中央控制单元处理器PX270与专用协议控制器件C0M20020相连的时序不匹配问题,若用通用数字电路模块进行时序转换,PXA270需占用PX270专门的资源(CPU时间片)对C0M20020的寄存器、数据包缓冲区进行低速读写访问(对C0M20020的相邻两次读操作相隔至少300ns),这样将增加处理器的负担。基于这种现状,提出一种基于EEGA的PXA270外设时序转换接口设计方案,以FPGA为桥梁进行时序转换,并增加存储器直接访问DMa(DireCtMem匹yAeeeSS)功能,即FPG
2、A自动完成数据包的收发工作,PXA270则只需高速读写访问FPGA中的同步双口RAMo2时序转换接口整体设计2. 1FPGA对外接白采用FPGA连接PXA270处理器与外设以解决PXA270处理器与外设直接连接时的时序不匹配问题。如图1所示,FPGA从PXA270处理器获得地址总线(ADDRBUS17.14,ADDRBUS9.0),片选信号(SYSCS5),读允许(SYSoE),写允许(SYSWE),并提供双向数据端且DATABUS7.0(可根据实际应用修改为32位或16位等),中断(interrupt);同时,FPGA向COM20020提供特定的总线接口,包括COM20020_DS,C0M2
3、0020_CS,C0M20020_DIR,COM2002(1DATABUS7.0,COM2002(1ADDRBUS2.0等。CommunifpgaC1KINDATABUS7.0ADDRBUS9.0interruptADDRBUS17.14COM20020-DIRSYSCS5COM20020.CSSYSOECOM20020-DSSYSWECOM20020DATABUS(7.0COM2OO2O.ADDRBUS2.0)insi2cr11t7图1FPGA时序转换/为原理图3. 2内部功能实现PXA270和外设之间的连接是将FPGA中的双口RAM作为数据中转站,以此间接相连。该设计由以下4个功能模块组成
4、。(1)PXA270对外设指定寄存器单次写操作PXA270先将所要写的数据送人双口RAM,然后PXA270向FPGA的命令寄存器写入对该外设指定寄存器的单次写指令,然后FP-GA根据接收到的命令将RAM中的数据输出到外设数据总线,同时给出对外设的写时序。(2)PXA270对外设指定寄存器单次读操作PXA270先向FPGA的命令寄存器写入对该外设指定寄存器的单次读指令,此时,FPGA给出对外设的读时序,并驱动RAM的地址总线、写时钟等信号,将外设数据总线上的数据传送到RAM中。再延时1us,PXA270从RAM中读出数据。(3)PXA270对外设批数据写操作与单次写操作不同的是,PXA270需先
5、将所要写入的数据存储到RAM的连续空间,然后向FPGA的命令寄存器写入批数据写操作指令,FP-GA根据接收到的命令将RAM中的数据分次送至外设数据总线,且需保证向C0M20020的写时序与之同步。(4)PX270对外设批数据读操作由FPGA给出对外设的连续多次读时序将外设中的数据送人RAM,完成存储工作。PXA270等待批数据读完成中断发生后对RAM进行连续读。3功能模块设计4. 1时序发生模块设计C0M20020有80x-1ike和68x-1ike两种总线访问方式。这里中实现68x-Iike访问方式,图2为其读写访问时序。读写时序的共同要求为:片选信号CS必须先于DS至少5ns,并且只允许在
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