半导体常见问题.docx

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1、半导体常见问题目录1、问：这个器件有没有考虑频率特性，栅极是三维的，做成垂直方向会不会导致电容增大而导致开关速度变慢？12、问：0.5nm是几个原子层，目前的工艺能做到0.5nm或者Inm吗？23、问：隧道效应，或者说隧穿效应发生在何处？34、问：为什么要用本征区，该区域为什么不用掺杂半导体？35、问：对于P1NIP型隧道晶体管，它的工作原理是什么？中间的N+区域有什么作用？如果没有会怎么样，器件可以正常工作吗？36、问：对于具有高肖特基势垒和辅助栅的双向隧道晶体管，它的工作原理是什么？中间的辅助栅极有什么作用？如果没有会怎么样，器件可以正常工作吗？47、什么是MOSFET的亚阈值摆幅，为什么

2、不能低于60mVdec?TFET为什么比MOSFET亚阈值摆幅低？58.SB-MoSFET也是利用肖特基势垒的，它和你提出的高肖特基势垒所用的肖特基势垒有什么区别59、问：栅极氧化层薄至1纳米，会不会产生栅极漏电？710.问：器件尺寸小至几个纳米，仿真有没有考虑量子效应？711、你的器件尺寸物理上能实现吗？712、普通器件栅极是做在器件中央的，你的控制栅极坐在两侧是不是有问题？813、垂直沟道长度的增加会不会导致器件导通电流变小？814、垂直沟道长度的增加会不会导致开关速度变慢，导致载流子运输时间变长？.915、交流特性怎么样，为什么没有做交流分析？器件寄生电容大不大？916.器件都是横平竖直

3、的画出来的，实际工艺做不了这么理想，有考虑实际工艺的影响吗？101、问：这个器件有没有考虑频率特性，栅极是三维的，做成垂直方向会不会导致电容增大而导致开关速度变慢？跟MoSFET比，会不会由于电容过大而导致开关速度变慢？一般来说，水平布线会产生附加电容，所以垂直的金属布线走电流是不利于器件工作的？答：(1)首先，我们目前首选做的是直流特性分析，一篇论文不可能把所有的问题都解决，问题超过了本文的研究范围。(2)其次,栅极虽然是三维的没错,但本隧道晶体管与MOSFET不同，MOSFET是靠反型层导电，也就是它要工作在反型层状态下,当一个MOS结构处于反型状态它的电容值约等于Cox也就是绝缘层电容值

4、，因为MOS结构的电容是绝缘层电容Cox和半导体电容Csi的串联，两个电容串联总电容值约等于较小的那个，当MOS工作在反型状态，半导体电容值CSi远远大于CoX,因此总电容约等于Cox.所以对于普通的MoSFET器件为提升开关速度，CoX应该尽可能小，而本器件是隧道晶体管，虽然我们目前还没有做交流瞬态分析，但是从理论分析我们可以推论，对比于MOSFET,本隧道晶体管的隧穿效应发生在源区和栅极之间的本征区，当本征区发生隧穿时候产生电子空穴对，但此时的载流子密度是远远低于MOSFET的反型层载流子密度的，也就是说隧穿晶体管的半导体电容值Csi此时很小，因此晶体管的总电容值也远小于MOSFET的总电

5、容值，因此不会引起开关速度的明显变化，或许还会可以进一步提升频率，使器件工作在MOSFET无法达到的频率。（3）寄生电容是个计算复杂的物理量但其单位面积内产生的大小与栅极电极和源漏电极的间距有关本文所提出的结构栅极与原漏电极走线是相互垂直而不是相互平行所以越高处的源漏电极与栅极之间的互感电容越小因为二者之间的距离在不断增大所以并不会对电容有影响（4）另外电容大小C正比例与电荷和电压的微分值，本文结构的电荷来自于隧道效应隧道效应的劣势是导通电流小也就是产生的电荷少而本文洽洽是利用结构特性增强了隧道电流以此达到和mos相同级别的电流驱动能力换句话说我们的器件担心的是电容过小的问题而不是过大我们的设

6、计洽洽是增加本征电容量以增加电流量（5）最后，目前的芯片是向着低频、低功耗的方向发展，加上从上述分析可以看出本设计的开关速度理论上不太可能比MOSFET差，因此频率问题，不会有根本性问题。2、问：0.5nm是几个原子层，目前的工艺能做到0.5nm或者1nm吗？答：（1）首先，硅的原子直径是0.117nm,也就是0.5nm约为45个原子层，（2）其次，据最新的科研数据，三星5nm工艺已经研发成熟，有研究成果表明，氧化层薄膜可以被缩减至Inm左右本设计的重点是研究提出的这种新结构的特性、优化,不是针对工艺在做研究，工艺问题超出本课题研究目标。3、问：隧道效应，或者说隧穿效应发生在何处？答：隧道效应

7、主要发生在源区和栅极之间的本征区。4、问：为什么要用本征区，该区域为什么不用掺杂半导体？答：本征区因为在平衡状态下载流子浓度很低约1e14个每立方厘米，因此和重掺杂半导体不同，为使本征区发生隧道效应，并不需要先要让该区域先被耗尽这个过程要使一个半导体区域发生隧道效应的关键是要让这个区域发生能带弯曲，如果采用重度掺杂的半导体，则半导体自身的截流子有抵御外场对其内部电势分布或者说能带分布的能力这就使得用于产生隧道效应的栅源电势差效率不高，为了提升隧道效应发生的灵敏度，也就是在相同的栅源电势差下实现尽可能大的能带弯曲程度，因此需要采用本征半导体或者低掺杂浓度的半导体，因为它抵御外电场的能力最弱，容易

8、实现能带弯曲，因此隧道效应的灵敏度也越高5、问：对于P1NIP型隧道晶体管，它的工作原理是什么？中间的N+区域有什么作用？如果没有会怎么样，器件可以正常工作吗？答：（1）工作原理：PIN1P型隧道晶体管，当栅极加正电压时，源区一侧的本征区发生剧烈能带弯曲，产生隧道效应，激发出电子空穴对，其中电子会在正偏的漏源电势差的作用下从半导体的导带经过中间的N+区域流向作为漏区一侧的P+区域，此时因为漏的P+区域和中间的N+区域构成正偏的PN结，因此电子的流动不会收到阻挡，直接经漏电极流出，而此时在位于源区一侧的本征区所激发出电子空穴对中的空穴，则可经过源区一侧的P+区流出。因此形成连续的电流。（2）N+

9、区域的作用，由上面的工作原理可以看出，N+区域可以辅助正偏状态的电子更有效地由漏极流出，不仅如此，当栅极处于反向偏置状态时，位于漏区一侧的本征区，会在栅极场效应的作用下，接受P+区域流过来的空穴，这些空穴会在此时处于正偏状态的漏源电势差作用下，有从漏电极一侧流向源电极一侧的趋势，若此时中央区域没有N+区域，则这些空穴很容易直接流到源一侧的P+区域，从而形成很大的反偏电流，恰恰是因为有了N+区的阻挡作用，这些空穴一些会被N+区域与漏一侧的P+区域所形成的内建电势差所阻挡，即使没有被阻挡住的，也会很快和N+区原有的电子发生复合，从而抑制了持续的反向漏电流的产生。因此N+区除了具有辅助正偏状态的电子

10、更有效地由漏极流出的作用以外，还起到抑制反向漏电流的作用。如果没有N+区域，器件的正向工作曲线不会有太大变化，但反向漏电明显增加，静态功耗也随之增加。6、问：对于具有高肖特基势垒和辅助栅的双向隧道晶体管，它的工作原理是什么？中间的辅助栅极有什么作用？如果没有会怎么样，器件可以正常工作吗？答：（1）工作原理：高肖特基势垒和辅助栅的双向隧道晶体管，因为源电极/漏电极和本征硅之间形成肖特基势垒，因此在没有栅电极的控制作用下，源电极和本征硅之间存在着单向高阻状态（电子可以从半导体导带流向金属，或者从金属流向半导体价带，反之不可）当栅极加正电压时，源区一侧的本征区发生剧烈能带弯曲，产生隧道效应，激发出电

11、子空穴对，其中电子会在正偏的漏源电势差的作用下从半导体的导带流向由辅助栅控制的中央区域，由于此时辅助栅始终处于高电位，对电子具有吸引作用，电子很容易流经辅助栅控制的中央区域，进而流向漏区一侧的本征区区域，最后电子从本征区经过漏电极流出（注意，这就是之前所说的本征半导体和金属形成肖特基接触，电子可以从半导体导带流向金属，但不可从金属流向半导体导带，因此漏区的本征区此时获得了从源区流过来的电子，是可以从金属电极流出的)而此时在位于源区一侧的本征区所激发出电子空穴对中的空穴，则可直接从源电极流出。因此整个器件在辅助栅和控制栅正偏的状态下，形成连续的电流。(2)中间的辅助栅极的作用，由上面的工作原理可

12、以看出，中间的辅助栅极可以辅助正偏状态的电子更有效地由漏极流出，不仅如此，当栅极处于反向偏置状态时，由于本器件是具有高肖特基势垒的，这个高肖特基势垒指的是金属和半导体导带之间形成的势垒，这个势垒越高，金属和半导体价带所形成的势垒就越低，因此位于漏区一侧的本征区，会在栅极场效应的作用下，接受金属漏电极通过越过较低的价带势垒流过来的空穴(根据空穴的导电实质是电子导电，因此该物理现象的实质是位于漏区一侧的本征区的价带的电子，在反向偏压的栅漏电压的作用下，越过较低的在本征区价带和金属漏电极之间形成的价带势垒),这些价带空穴会在此时处于正偏状态的漏源电势差作用下，有从漏电极一侧流向源电极一侧的趋势，若此

13、时中央区域没有正偏的辅助栅,则这些空穴很容易直接流到源一侧的本征区的价带，然后再经过本征区的价带从源电极流出，从而形成很大的反偏电流，恰恰是因为有了中央辅助栅极正偏压的场效应阻挡作用，这些空穴一些会被辅助栅所阻挡，从而抑制了持续的反向漏电流的产生。因此辅助栅极除了具有辅助正偏状态的电子更有效地由漏极流出的作用以外，还起到抑制反向漏电流的作用。如果没有辅助栅极，器件的正向工作曲线不会有太大变化,但反向漏电明显增加,静态功耗也随之增加。7、什么是MC)SFET的亚阈值摆幅，为什么不能低于60mVdec?TFET为什么比MoSFET亚阈值摆幅低？对于MOSFET亚阈值摆幅SS=dVgd(1og!ds

14、)=d(fais)d(Ids)*Ids*In1O*dVgd(fais)其中，理想的长沟道情况下，d(fais)d(1ds)*Ids=KT/q为热压，室温条件下(T=300k),MoS型器件SS的理论最小值为(KTq)1n10=59.6mVdec60mV/dec而TFET利用隧道效应，导致可以获得更小的“电压增量/电流增量”，也就是更小的亚阈值摆幅，具体隧道电流的公式推导，在靳老师的博士论文中有推导。8.Sb-MOSFET也是利用肖特基势垒的，它和你提出的高肖特基势垒所用的肖特基势垒有什么区别说到二者的不同，首先要明确下面的问题，就是两种器件形成肖特基势垒的“动机”不同简单说就是对于传统MOSF

15、ET器件，掺杂形成陡峭纳米级PN突变结工艺上是很难的，所以SB-MOSFET利用金属作为源漏来代替MoSFET的p-n结源漏，来降低这个工艺难度。对于SB-mosfet,金属和半导体之间形成阻挡接触，也就是带有肖特基势垒的接触，这时候源区金属的电子要想到达半导体导带形成电子电流，必须事先越过这个势垒，到达半导体的导带。为了减小这个跃迁的难度，必须使得金属与半导体导带之间所形成的肖特基势垒越低越好，但即便是只有025eV,据参考文献这是金属和半导体能形成的最低的势垒，也会导致Sb-MoSFET的亚阈值摆幅比MoSFET要大。也就是说SB-MOSFET在逃避了普通MOSFET的这个工艺难题的同时，

16、也带来了性能的退化。所以综上分析，SB-MoSFET采用金属作为源漏，是其解决工艺难题所采取的一种替代方案，而由于金属和半导体很难形成欧姆接触，形成肖特基势垒是无奈之举，是负面因素。而说到我们这个结构为什么要用肖特基势垒,则要从亚阈值摆幅说起,MOSFET本身的亚阈值摆幅理论上只能是常温下60mVdec,这个数值被近年来的热点研究器件TFET所超越，而TFET和MOSFET也是需要用到陡峭PN结的，这使得问题进入一个死循环。另外，TFET是个单向开关，不具备MoSFET能够实现双向开关的功能，也限制的TFET的应用，因此为了打破这个死循环，并且使得隧道晶体管更加兼容于MOSFET集成电路技术，我们提出了HSB-BTFET,和SB-MoSFET相同的是