西南林业大学成人高等教育《EDA技术》高起本函授试卷含答案.docx
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1、C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束D.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的(即综合结果是唯一的)9 .嵌套使用IF语句,其综合结果可实现oA.带优先级且条件相与的逻辑电路B.条件相或的逻辑电路C.三态控制电路D.双向控制电路10 .在VHD1语言中,下列对时钟边沿检测描述中,错误的是.A.ifc1k,eventande1k=*1,thenB.iffa11ingedge(e1k)thenC.ifc1k,eventande1k=0thenD.ifc1k,stab1eandnote1k=1then11 .
2、下列那个流程是正确的基于EDA软件的FPGA/CP1D设计流程.原理图/HD1文本输入一适配-综合-功能仿真一编程下载一硬件测试B.原理图/HD1文本输入一功能仿真一综合一适配一编程下载一硬件测试C.原理图/HD1文本输入-功能仿真一综合一编程下载f适配硬件测试:D.原理图/HD1文本输入一功能仿真一适配T编程下载一综合一硬件测试12 .在VIID1语言中,下列对进程(PRoCESS)语句的语句结构及语法规则的描述中,正确的是。.PROCESS为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动B.敏感信号参数表中,应列出进程中使用的所有输入信号C.进程由说明部分、结构
3、体部分、和敏感信号参数表三部分组成D.当前进程中声明的变量也可用于其他进程13 .下列语句中,不属于并行语句的是A.进程语句B.CASE语句顺序语句C.元件例化语句D.WHENE1SE语句14 .VHD1语言共支持四种常用库,其中哪种库是用户的VHD1设计现行工作库A.IEEE库B.V1TA1库C.STD库D.WORK库15 .VHD1语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述设计实体内部结构和外部设计实体端口的逻辑关系A.器件外部特性B.器件的综合约束C.器件外部特性与内部功能D.器件的内部功能二、名词解释,写出下列缩写的中文含义(每小题2分,共10
4、分)1. CP1D:2. AS1C:3. 1UT:4. EDA:5. ROM:三、程序填空题(20分)以下是个模为24(023)的8421BCD码加法计数器VHD1描述,请补充完整USEIEEE.STDJOGIC164.A11;ENTITYtbISPORT(C1K:INSTD_1OGIC;Si11,GE:OUTRANGE0TO9);END;西南林业大学成人高等教育EDA技术高起本函授试卷姓名:学号:专业班级:教学点、站点:东润题数二三四五六七卷面成绩备注100%分数评阅教师:批改日期:一、单项选择题(每小题2分,共30分)1 .以下描述错误的是A. QuartusII是A1tera提供的FPG
5、A/CP1D集成开发环境B. Ahera是世界上最大的可编程逻辑器件供应商之一C. MAX+p1usII是A1tera前一代FPGA/CP1D集成开发环境QuartusII的更新换代新产品D. QUar1USn完全支持VHD1、Veri1Og的设计流程2 .以下工具中属于FPGA/CP1D开发工具中的专用综合器的是A.Mode1SimB.1eonardoSpectrumC.ActiveHD1D.Quartus113 .以下器件中属于Xi1inX公司生产的是A.isp1SI系列器件B.MAX系列器件C.XC9500系列器件D.F1EX系列器件4 .以下关于信号和变量的描述中错误的是A.信号是描述
6、硬件系统的基本数据对象,它的性质类似于连接线B.信号的定义范围是结构体、进程在整个结构体的任何地方都能使用C.除了没有方向说明以外,信号与实体的端口概念是一致的1) .在进程中不能将变量列入敏感信号列表中5 .以下关于状态机的描述中正确的是A.Moore型状态机其输出是当前状态和所有输入的函数MeaIy型状态机其输出信号是当前状态和当前输入的函数B.与M。Ore型状态机相比,Mea1y型的输出变化要领先一个时钟周期C.MCaIy型状态机其输出是当前状态的函数D.以上都不对6 .下列标识符中,是不合法的标识符。.PPoB.ENDC.Not_AckD.sig7 .大规模可编程器件主要有FPGA、C
7、P1D两类,下列对CP1D结构与工作原理的描述中,正确的是A/.FPGA即是现场可编程逻辑器件的英文简称CP1D复杂可编程逻辑器件B.CP1D是基于查找表结构的可编程逻辑器件C.早期的CPu)是从GA1的结构扩展而来D.在A1tera公司生产的器件中,F1EX10K系列属CP1D结构8.综合是EDA设计流程的关键步骤,在下面对综合的描述中,是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B.综合就是将电路的高级语言转化成低级的,可与FPGA/CP1D的基本结构相映射的网表文件END四:12345678910111213141516171819202122ARCHITECT
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