管理制度-硬件信号质量SI测试规范 精品.doc

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1、目 录1引言62适用范围63信号质量测试概述63.1信号完整性63.2信号质量74信号质量测试条件124.1单板/系统工作条件：124.2信号质量测试人员要求：124.3示波器选择与使用要求：124.4探头选择与使用要求134.5测试点的选择145信号质量测试通用标准145.1信号电平简述：145.2合格标准165.3信号质量测试结果分析注意事项176信号质量测试方法196.1电源信号质量测试196.1.1简述196.1.2测试项目196.1.3测试方法196.2时钟信号质量测试266.2.1简述266.2.2测试方法266.2.3测试指标与合格标准266.2.4注意事项286.3复位信号质量

2、测试296.3.1简述296.3.2测试方法296.3.3测试项目与合格标准296.3.4注意事项316.3.5测试示例316.4数据、地址信号质量测试336.4.1简述336.4.2测试方法336.4.3测试项目346.4.4测试示例：356.5差分信号质量测试366.5.1简述366.5.2测试项目366.5.3测试方法366.5.4合格标准386.5.5注意事项426.5.6测试示例426.6串行信号质量测试436.6.1概述436.6.2测试项目446.6.3测试方法456.6.4合格标准467信号质量测试CHECKLIST498测试系统接地说明519引用标准和参考资料54信号质量测试

3、规范关键词：信号完整性 、测试摘 要：本规范详细说明了单板信号质量测试的方法。其中包括各类信号波形参数的定义，进行信号质量测试的条件，覆盖范围，合格标准，信号分类，各类信号波形参数的指标，测试点的选择以及测试结果分析重点。缩略语清单： SISignal Integrity信号完整性TTLTransistor-Transistor Logic晶体管-晶体管逻辑CMOSplementary Metal Oxide Semicondutor互补金属氧化物半导体LVTTLLow Voltage TTL低电压LVCMOSLow Voltage CMOS低电压ECLEmitter Coupled Logi

4、c发射极耦合逻辑PECLPseudo/Positive Emitter Coupled Logic伪发射极耦合逻辑LVDSLow Voltage Differential Signaling低电压差分信号GTLGunning Transceiver Logic射电收发逻辑HSTLHigh-Speed Transceiver Logic高速收发器逻辑eHSTLEnhanced High-Speed Transceiver Logic增强高速收发器逻辑dHSTLDifferential HSTL差分HSTLSSTLStub Series-terminated Logic线脚系列终端逻辑SPISer

5、ial Peripheral Interface串行外围接口I2CInter Integrated Circuit Bus内部集成电路总线USBUniversal Serial Bus通用串行总线1 引言信号质量测试规范是为了规范和指导 硬件调试、硬件测试 以及 生产测试 时信号质量测试方法及手段，在总结长期实际工作经验的基础上制定的。由于某些原因的限制，本规范难免会存在着一些纰漏。我们实际使用、遵循规范的过程，也是一个检验和完善规范的过程。希望大家能积极的提出宝贵意见及见解，以保持该规范的的可操作性，推动我司规范性文档的建设进程。 2 适用范围本规范作为研发、中试进行信号质量测试的共同标准。

6、本规范适用所有数字信号的调试、测试过程。测试时应覆盖各个功能模块，包括电源、时钟、复位电路、CPU最小系统、外部接口（E1、网口、串口等等）、逻辑芯片(CPLD/FPGA)、专用电路等等。模拟电路由于其信号的连续变化性，不能直接应用本规范，可择情参考。本文档不包括的内容：非信号质量测试内容。例如不适用于部分硬件接口指标测试，系统硬件规格测试、环境测试、EMC测试、安规测试、防护测试、振动测试等。3 信号质量测试概述3.1 信号完整性现在的高速数字系统的时钟频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率，以及很大的电路密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信号完整性问题

7、。破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此，信号完整性问题已经越来越引起高速数字电路设计人员的关注。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。SI（Signal Integrity）解决的是信号传输过程中的质量问题，尤其是在高速领域，数字信号的传输不能只考虑逻辑上的实现，物理实现中数字器件开关行为的模拟效果往往成为设计成败的关键。3.2 信号质量常见的信号质量问题表现在下面几个方面：1) 过冲类型正过冲负过冲图例危

8、害1、 闩锁损伤器件（VCC/VDD），对器件冲击造成器件损坏；2、形成干扰源，对其它器件造成串扰。1、 闩锁损伤器件（ VEE/GND），对器件冲击造成器件损坏；2、 管脚上的负电压可能使器件PN衬底（寄生二极管）前向偏置，流过的大电流大于1安时，熔断键丝产生开路。产生原因1、 其它相邻信号串扰；2、 器件驱动能力太强；3、 没有匹配或者匹配不当。解决建议1、 PCB布线避开干扰源和耦合路径；2、 增加电阻匹配，参考做法是始端串电阻或者末端并阻抗（电阻），减少过冲。备注闩锁：关于闩锁的概念可以参考数字电路这一类教材。现在由于厂家工艺改进，闩锁问题基本上可以得到规避。但是长时间的信号过冲会使得

9、器件失效率增加（尤其是负过冲）。2) 毛刺（噪声）类型正向毛刺负向毛刺图例危害容易造成控制信号控制错误或时钟信号相位发生错误：1） 数据线上的毛刺如果被采样到，可能造成判断结果错误；2） 边沿触发的器件中，时钟线上的毛刺可能会使得采样到多余的数据（相当于多了一拍时钟）。产生原因1） PCB走线串扰（例如数据线和时钟线并行走线较长，信号线放置在晶振等干扰源附近）；2） 外界干扰，如地线噪声等；3） 逻辑出现竞争、冒险；解决建议1） 控制器件布局和PCB走线，信号远离干扰源；2） 添加去耦电容或输出滤波等。滤波器件尽量靠近信号管脚；3） 逻辑设计中添加冗余项，或者采用同步逻辑设计，避免竞争冒险；

10、备注1）毛刺脉冲带来的问题多发生在器件替代后出现问题；2） 如果负向毛刺时始终落在高电平判决门限以上，那么没有什么影响（因为始终会被判断为高电平）；如果正向毛刺始终落在低电平判决门限以下，那么没有什么影响（因为始终会被判断为低电平）。3）回勾（台阶）类型上升沿回勾下降沿回勾图例危害1） 主要是时钟类信号上的回勾有危害，可能会使得采样到多余的数据（相当于多了一拍时钟），影响了时钟信号上升沿和下降沿的单调性；2） 对于电源信号，上电边沿的回勾可能导致系统死机，需要结合复位信号判断是否可以接受；3） 数据信号由于一般是在数据的中间采样，回勾的影响不是很大（除非速率很高，建立保持时间12ns，这时需要

11、考虑回勾对数据的影响）。产生原因匹配不当，信号放射回来形成回勾解决建议增加合适的匹配。一般来讲，对于单端信号，单板内信号可以加33欧电阻始端匹配，板间信号加200欧电阻匹配较合适。备注如上面毛刺项的说明，如果回勾始终落在高电平判决门限以上（或者始终落在低电平判决门限以下），那么没有什么影响，因为会被判断为高电平（或低电平）3) 信号边沿缓慢类型上升沿缓慢下降沿缓慢图例危害上升、下降沿缓慢发生在数据信号线上（串口信号线，HW信号线等）时，会造成数据采样错误。产生原因驱动能力不够，或者负载过大（例如链路阻抗太大）解决建议1） 提高驱动能力；2） 减小负载。备注由于驱动不足或者负载过大，信号边沿缓慢

12、常常伴随着信号幅度较低现象4）振荡（回冲/振铃）类型回冲振铃图例表现：多次跨越电平临界值。又称为回冲。处于VH附近的回冲称为正向回冲，处于VL附近的回冲称为负向回冲表现：经过多次反复才回归正常电平。又称为振铃。缺点（危害）类似于多次过冲。且跨越电平临界值后，在高低电平之间是一种不确定的状态。在高低电平之间是一种不确定的状态（ 有可能被判断为0，也可能被判断为1）。产生原因匹配不当（例如匹配阻抗过大、过小）。解决建议更改为合适的匹配电阻/阻抗。备注5）建立、保持时间（Setup time & Hold time）建立保持时间是一个时序的概念。通常把单板的数字信号分为控制信号、时钟信号、地址信号、

13、数据信号等，时序关系就是这些信号间的相互关系。判断时序关系主要有两个指标：建立时间和保持时间。如下图，建立时间就是指在触发器的采样信号（这个采样信号通常是指时钟）有效之前，数据已经稳定不变的时间；而保持时间是指采样信号有效之后数据保持稳定不变的时间。类型建立时间保持时间图例缺点（危害）建立时间不够，读到的数据会是一个不稳定的数据，可能会采样错误保持时间不够，读写数据处理过程中同样可能读写到错误数据产生原因设计时没有考虑清楚，设计出错。或者没有考虑到设计容限范围，在某些异常情况下（例如温度变化使得器件参数漂移）建立、保持时间不够。解决建议1、 设计时把时钟从FPGA/CPLD中引出，在设计裕度不

14、够时可以调节；2、 对于时钟边沿采样信号，尽量使得采样时钟边沿在数据的中间，这样尽管器件参数漂移，设计上还是有较大的裕度。备注1、 在某些特殊情况下，建立时间和保持时间的值可以为零；2、 有时芯片资料给出的参数不对，按照手册要求设计反而出错（这在自己开发ASIC的情况下可能会发生。商用芯片一般不存在此类问题）。4) 产生信号质量问题的其它原因： 串扰串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。窜扰的表现形式通常是毛刺。 信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。 电磁辐射EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿