洁净室静电保护(ESD)原理和设计.docx

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1、静电放电（ESD:E1ectrostaticDischarge）,应该是造成所有电子元器件或集成电路系统造成过度电应力（EOS:EIeCtriCa1OVerStreSS）破坏的主要元凶。因为静电通常瞬间电压非常高（几千伏），所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。所以预防静电损伤是所有IC设计和制造的头号难题。静电，通常都是人为产生的，如生产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中，甚至元器件本身也会累积静电，当人们在不知情的情况下使这些带电的物体接触就会形成放电路径，瞬间使得电子元件或系统遭到静电放电的损坏（这就是为什么以前修电脑都必须要配戴静电环

2、托在工作桌上,防止人体的静电损伤芯片）,如同云层中储存的电荷瞬间击穿云层产生剧烈的闪电,会把大地劈开一样，而且通常都是在雨天来临之际，因为空气湿度大易形成导电通Marking那么，如何防止静电放电损伤呢？首先当然改变坏境从源头减少静电（比如减少摩擦、少穿羊毛类毛衣、控制空气温湿度等），当然这不是我们今天讨论的重点。我们今天要讨论的是如何在电路里面涉及保护电路，当外界有静电的时候我们的电子元器件或系统能够自我保护避免被静电损坏（其实就是安装一个避雷针）。这也是很多IC设计和制造业者的头号难题，很多公司有专门设计ESD的团队，今天我就和大家从最基本的理论讲起逐步讲解ESD保护的原理及注意点，你会发

3、现前面讲的PN结/二极管、三极管、MoS管、SnaP-back全都用上了。以前的专题讲解PN结二极管理论的时候，就讲过二极管有一个特性：正向导通反向截止（不记得就去翻前面的课程），而且反偏电压继续增加会发生雪崩击穿(Ava1ancheBreakdown)#,我们称之为钳位二极管(C1amp)。这正是我们设计静电保护所需要的理论基础，我们就是利用这个反向截止特性让这个旁路在正常工作时处于断开状态，而外界有静电的时候这个旁路二极管发生雪崩击穿而形成旁路通路保护了内部电路或者栅极(是不是类似家里水槽有个溢水口，防止水龙头忘关了导致整个卫生间水灾)。那么问题来了，这个击穿了这个保护电路是不是就彻底死了

4、？难道是一次性的？答案当然不是。PN结的击穿分两种，分别是电击穿和热击穿，电击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这个电击穿主要是载流子碰撞电离产生新的电子-空穴对(e1ectron-ho1e),所以它是可恢复的。但是热击穿是不可恢复的，因为热量聚集导致硅(Si)被熔融烧毁了。所以我们需要控制在导通的瞬间控制电流，一般会在保护二极管再串联一个高电阻，另外，大家是不是可以举一反三理解为什么ESD的区域是不能formSi1icide的？还有给大家一个理论,ESD通常都是在芯片输入端的Pad旁边，不能在芯片里面，因为我们总是希望外界的静电需要第一时间泄放掉吧，放在里面会有延迟的(关注我

5、前面解剖的那个芯片PAD旁边都有二极管http:/ic-在讲ESD的原理和ProCeSS之前，我们先讲下ESD的标准以及测试方法，根据静电的产生方式以及对电路的损伤模式不同通常分为四种测试方式：人体放电模式(HBM:HUman-BOdyMode1)机器放电模式(MaChineMode1)元件充电模式(CDM:Charge-DeviceMode1)电场感应模式(FIM:Fie1d-IndUCedMOde1),但是业界通常使用前两种模式来测试(HBM,MM)o1、人体放电模式(HBM)：当然就是人体摩擦产生了电荷突然碰到芯片释放的电荷导致芯片烧毁击穿，秋天和别人触碰经常触电就是这个原因。业界对HB

6、M的ESD标准也有迹可循(M11-STD-883Cmethod3015.7,等效人体电容为IooPF,等效人体电阻为15Kohm),或者国际电子工业标准(EIAJESD22-A4-A)也有规定，看你要fo11ow哪一份了。如果是M11-STD-883Cmethod3015.7,它规定小于2kV的则为C1ass-I,在2kV4kV的为c1ass-2,4kV16kV的为c1ass-3o2、机器放电模式（MM）：当然就是机器（如robot）移动产生的静电触碰芯片时由Pin脚释放，次标准为EIAJ-IC-121method20（或者标准EIAJESD22-A5-A）,等薮机器电阻为0（因为金属），电容

7、依旧为IOOPF。由于机器是金属且电阻为0,所以放电时间很短，几乎是ms或者US之间。但是更重要的问题是，由于等效电阻为0,所以电流很大，所以即使是200V的MM放电也比2kV的HBM放电的危害大。而且机器本身由于有很多导线互相会产生耦合作用，所以电流会随时间变化而干扰变化。ComparisonHBMandMMpu1setimensESD的测试方法类似FAB里面的GOI测试，指定pin之后先给他一个ESD电压，持续一段时间后,然后再回来测试电性看看是否损坏,没问题再去加一个SteP的ESD电压再持续一段时间，再测电性，如此反复直至击穿，此时的击穿电压为ESD击穿的临界电压出SDfai1uret

8、hresho1dVo1tage）o通常我们都是给电路打三次电压（3zaps）,为了降低测试周期，通常起始电压用标准电压的70%ESDthreShOId,每个SteP可以根据需要自己调整50V或者IOOV。(1) .Stressnumber=3Zaps.(5Zaps,theworstcase)(2) .StressstepVesd=50V(100V)forVzap1000V(3) .StartingVzap=70%ofaveragedESDfai1urethresho1d(Vesd)另外，因为每个ChiP的Pin脚很多，你是一个个Pin测试还是组合Pin测试，所以会分为几种组合：I/O-Pin测

9、试(InPUtandOutputpins)pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Ana1og-pino1.I/Opins：就是分别对input-pin和OUtPUt-Pin做ESD测试，而且电荷有正负之分，所以有四种组合：input+正电荷、input+负电荷、OUtPUt+正电荷、OUtPUt+负电荷。测试input时候，则OUtPUt和其他pin全部浮接(f1oating),反之亦然。ESDstressontheinputoroutputpinswiththeVDDorVSSpinsre1ative1ygrounded:PSmodeNSmodePD-mode(4)

10、ND-mode三0I1V=I三1二DVD=Empin-to-pin测试:静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电，所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(F1oating)oPin-to-PinESDStress:(1) Positive-mode(2) Negative-modeVesdDVDDI/O3、Vdd-Vss之间静电放电：只需要把Vdd和VSS接起来，所有的I/O全部浮接(f1oatin

11、g),这样给静电让他穿过Vdd与Vss之间。VDDtoVSSESDStress:(1)Positive-modeNegative-mode4、It1V iIBnAna1og-pin放电测试：因为模拟电路很多差分比对(Differentia1Pair)或者运算放大器(OPAMP)都是有两个输入端的，防止一个损坏导致差分比对或运算失效，所以需要单独做ESD测试，当然就是只针对这两个pin,其他pin全部浮接(f1oating)。ESDstressbetweentheana1oginputpinsofanOperationa1Amp1ifier:(2)Negative-mode(1)Positive

12、-mode好了，ESD的原理和测试部分就讲到这里了，下面接着讲PrOCeSS和设计上的factor随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄,所以静电击穿越来越容易，而且在AdVanCe制程里面，SiIiCide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。静电放电保护可以从FAB端的Process解决,也可以从IC设计端的1ayout来设计，所以你会看到Prcess有一个ESD的OPtiOn1ayer,或者Designru1e里面有ESD的设计规则可供客户选择等等。当然有些客户也会自己根据SPICEmode1的电性通过IayOUt来

13、设计ESD。1、制程上的ESD：要么改变PN结，要么改变PN结的负载电阻,而改变PN结只能靠ESDJMPT,而改变与PN结的负载电阻,就是用non-si1icide或者串联电阻的方法了。1)Source/Drain的ESDimp1ant：因为我们的1DD结构在gatepo1y两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的1DD尖角在耐ESD放电的能力是比较差的(6V),所以可以在1DD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。所以这样的设计能够保持器件尺寸不变，且MOS

14、结构没有改变，故不需要重新提取SPICEmode1o当然这种智能用于non-si1icide制程，否则contactMOdifiedESD1mp1antStructure你也打不进去imp1antoP-We11P-substrate3)SAB(SA1icideB1ock)：一般我们为了降低MOS的互连电容，我们会使用si1icide/SA1icide制程，但是这样器件如果工作在输出端，我们的器件负载电阻变低，外界ESD电压将会全部加载在1DD和Gate结构之间很容易击穿损伤,所以在输出级的MOS的Si1icideZSa1icide我们通常会用SAB(SA1icideBIoCk)光罩挡住RPO,不要形成si1icide,增加一个photo1ayer成本增加，但是ESD电压可以从IkV提高到4kVo4