最全课程设计智力竞赛抢答器VHDL.docx

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1、灰扬理N暮魔ShaanxiUniversityofTecno1ogy通信工程专业课程设计I1题目竞赛抢答器的设计与实现学生姓名蒋清洋学号0613024047所在院（系）陕西理工学院电信工程系专业班级通信工程专业073班指导教师侯宝生完成地点陕西理工学院电信工程系实验室2010年3月19日通信工程专业课程设计任务书院（系）电信工程系专业班级通信工程专业073班学生姓名蒋清洋一、课程设计题目竞赛抢答器的设计与实现二、课程设计工作自2010年3月1日起至2010年3月19日止三、课程设计进行地点:电信工程系实验室四、课程设计的内容要求：设计一竞赛抢答器的设计与实现（方法要求：EDA）1、设计一个可容

2、纳6组（或4组）参赛的数字式抢答器，每组设一个按钮，供抢答使用。口2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。3、 设置一个主持人“复位”按钮。4、 主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出23秒的音响。5、 设置一个计分电路，每组开始预置IOO分，由主持人记分，答对一次加10分，答错一次减10分。指导教师侯宝生系教研室通信工程教研室接受任务开始执行日期2010年3月1日学生签名蒋青洋目录摘要4绪论6第一章方案及原理7一方案提出与分析71. O总体方案框图71.1 方案-71.2 方案二71.3方案分析7二系统的设计方案

3、7三.设计原理93.1总体结构设计93.2FPGA简介9第二章单元模块设计12一、抢答鉴别单元12二、计分器电路单元13三、计时器电路单元14四、译码单元16五、模块的打包：17第三章硬件测试18外接电路器件20参考文献23课程总结24致谢25附录A26要摘抢答林竞赛文体娱乐活动（抢答活动）中，能御I、公正、直观判断出抢答者的机器。f器由单片机以及外围电路组成，分为;播十路等不同，）燔和十路W差是，抢答麟面旗口有71M,和外形没有关本次设计的抢答器由于条件是尝试用基于EDA技术的方法设计一种竞赛抢答器。整个设计图舌抢答鉴单元，定时单元，计分单元，译码器及由741S48和7殿码管组成的外围硬件显

4、示梆各。本设计就踊了VHD1语言在MAX+P1US环境下来完成系统的的设计文件，对模块的程序进行输入，编译，综合，适配，并将器设置成硬件符号入库，最后各个部分元件符号做J一起得至IJ顶层模块，顶层模块同时也可用VHD1语言描述，实现控制器的功能要求。最下载外围硬件J连接。关键词抢答器EDA技术VHD1语言模块AbstractResponderinthecontest,sty1eentertainment(answerinhisactivities),accurate,fairandintuitive1yjudgetheanswerinthosemachines.Genera1Responder

5、byMCUandtheexterna1circuit,isdividedintoeight-way10differentway,eight-wayand10waydifferenceisthatthebackinterfaceResponderafewgroups,andtheshapedoesnotmatter.ThedesignoftheRespondertotryduetotheconditionthatthemethodbasedonEDAtechno1ogytodesignacompetitionResponder.Thewho1edesigninc1udingtheanswerin

6、hisidentificationunit,timingunit,scoringunit,decoder,andbythe741S48andthe7-segmentdisp1aycircuitcomposedofperiphera1hardware.ThedesignontheuseoftheVHD11anguageintheMAX+P1USI1environment,downtocomp1etethesystemdesigndocuments,proceduresforthemodu1einput,compi1ation,synthesis,adaptation,andsettingsint

7、othehardwaresymbo1Storage5the1astpartsofcomponentsymbo1s1inktogethertobethetop-1eve1modu1e,themodu1etop-1eve1VHD11anguagetodescribethesametime,cana1sobeusedtoachievecontro1ofthefunctiona1requirements.1astdown1oadedandperiphera1hardwarecircuitconnections.KeywordsResponderEDAtechno1ogyVHD11anguagemodu

8、1es绪论EDA是电子设计自动化（E1eCtroniCDesignAUtomatiOn）缩写，是90年代初从CAD（计算机辅助设计）.CAM（计算机辅助制造）.CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HD1（HardwareDescriptionIangUage）完成的设计文件，自动地完成逻辑编译。化简。分割。综合及优化。布局布线。仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HD1.原理图或状

9、态图形描述，针对给定的硬件系统组件，进行编译。优化。转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的。可与目标器件FPGA/CP1D相映射的网表文件。适配器的功能是将由综合器产生的王表文件配置与指定的目标器件中，产生最终的下载文件，如JED文件。适配所选定的目标器件（FPGACP1D芯片）必须属于在综合器中已指定的目标器件系列。硬件描述语言HD1是相对于一般的计算机软件语言，如：C.PASCA1而言的

10、。HD1语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能。电路结构和连接方式。设计者可利用HD1程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CP1D内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CP1D开发来说，比较常用和流行的HD1主要有ABE1-HD1.AHD1和VHD1。二。基于EDA工具的FPGA/CP1D开发流程：开发步骤：1文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本（ABE1-HD1程序）或图形方式（原理图或状态图

11、）表达出来。2 .编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。3 .综合。这是将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。综合后HD1综合器可生成ENIF.XNF或VHD1等格式的网表文件，他们从门级开始描述了最基本的门电路结构。4 .行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。（该步骤可以略去）5 .适配。利用FPGA/CP1D布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置。逻辑分割。逻辑优化。布局布线。该操作完成后,EDA软件将产生针

12、对此项设计的适配报告和JED下载文件等多项结果。适配报告指明了芯片内资源的分配与利用。引脚锁定。设计的布尔方程描述情况。6 .功能仿真和时序仿真。该不妨真实接近真实器件运行的方针，仿真过程已将器件的硬件特性考虑进去了，因此仿真精度要高的多。（该步骤也可略去）7 .下载。如果以上的所有过程都没有发现问题，就可以将适配器产生的下载文件通过FPGA/CP1D下载电缆载入目标芯片FPGA或CP1D中。8 .硬件仿真与测试。第一章方案及原理一设计方案提出与分析1.0总体方案框图1.1方案一在MAX+P1USII操作环境中用程序设计好抢答鉴别模块，计时模块，计分模块，和译码器，然后进行下载。译码器在软件中

13、用程序直接做好在下载中连同其他模块直接下载在下载硬件电路中，然后直接连接数码管。1. 2方案二在MAX+P1US操作环境中用程序设计好抢答鉴别模块，计时模块，计分模块，和译码器，然后进行下载。但计分器中的译码器用外接译码器。2. 3方案分析两种方案比较两方案在MAX+P1US都做有抢答鉴别模块、计时模块、计分模块，和译码器，程序量基本相同。外接线路比较方案二的外接线路过多不易连接。但由于实际条件要求方案一的程序中外接管脚过多所以采用方案二。（同样由于管脚的因素本实验由4组改到最后的2组）二系统的设计方案3. O根据上述的分析论证最终决定详细可行的的设计方案如下：依据系统的设计要求可知，系统的输

14、入信号有：两组的抢答按钮A、Bo系统清零信号C1R,系统时钟信号C1K,积分复位端RST,加分按钮端ADD,计时预置数控制端1DN,计时使能端EN,计时预置数调整按钮TA、TBo系统的输入信号有：两个组强大成功与否的指示控制信号输出口1EDA,1EDB.两组抢答时的计时控制显示信号若干,抢答成功组别现实的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组的分的累加和动态显示功能；抢答犯规记录功能。根据以上的分析我们可以将本设计的整个系统分为个模块:抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQo对于需要显示的信息，

15、需要增加或外接译码器，进行显示译码。考虑到FPGA/CP1D的可用接口及一般EDA实验开发系统提供的输出显示资源的有限，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如下图11所示。3.13.2 根据设计方案系统的工作原理如下：当主持人按下使能端EN时，抢答器开始工作，A、B两位抢答者谁最先抢答成功则此选手的台号灯(1EDA-1EDB)将点亮，并且主持人前的组别显示数码管将显示抢答成功者的台号；接下来主持人提问，若回答正确，主持人按加分按钮ADD,抢答计分模块JFQ将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2_AJFO_A、JF2_BJFO-Bo在此过程中，主持人可以采用计时手段(JSQ),打开计时器但计时预置控制端1DN有效，输入限制的时间，使计时使能端EN有效，开始计时。完成第一轮答题后，主持人清零，接着重新开始，步骤如上。三.设计原理根据系统设计要求，提出系统整体设计方案，其系统框图如图3.1所示系统总体由四大模块组成：数据输入模块、系统控制模块、译码器、显示模块。当系统开始工作时，数据模输入可以输入数据，系统控制模块惊醒分析鉴别后做出相应的反应，然后通过译码器译码将结果在显示模块中显示出数